FPGA上實(shí)現(xiàn)以太網(wǎng) 用VHDL實(shí)現(xiàn)，歡迎多交流
資源簡(jiǎn)介：FPGA上實(shí)現(xiàn)以太網(wǎng) 用VHDL實(shí)現(xiàn)，歡迎多交流
上傳時(shí)間： 2017-01-26
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資源簡(jiǎn)介：文中給出了用VHDL實(shí)現(xiàn)三角波正弦波方波的代碼, 可以在maxPLUX2上運(yùn)行,
上傳時(shí)間： 2013-12-25
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資源簡(jiǎn)介：研究在各種不同平臺(tái)上對(duì)各種誤差控制代碼的性能分析和能量消費(fèi),并詳細(xì)地對(duì)不同的限制誤差控制代碼用VHDL實(shí)現(xiàn)和仿真。
上傳時(shí)間： 2013-12-28
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資源簡(jiǎn)介：基于FPGA和sopc的用VHDL語言編寫的EDA比較器和D/A器件實(shí)現(xiàn)
上傳時(shí)間： 2013-12-15
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資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)的串口通信程序,可以綜合并下載到FPGA運(yùn)行.
上傳時(shí)間： 2014-01-21
上傳用戶：hustfanenze
資源簡(jiǎn)介：基于FPGA的電子琴,用VHDL實(shí)現(xiàn),完成八個(gè)音階的輸出
上傳時(shí)間： 2017-07-09
上傳用戶：sy_jiadeyi
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)的除法器
上傳時(shí)間： 2013-08-28
上傳用戶：wd450412225
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)簡(jiǎn)單的加減乘除運(yùn)算 程序下到板子上后，result為你一開始輸入的值(會(huì)在數(shù)碼管上顯示)，如需改變第一個(gè)數(shù)，則用撥碼開關(guān)輸入這個(gè)數(shù)后，按復(fù)位鍵后result就等于這個(gè)數(shù)了， 然后用撥碼開關(guān)輸入下一個(gè)運(yùn)算數(shù)，按下加減乘運(yùn)算鍵，就會(huì)算出結(jié)果并在數(shù)...
上傳時(shí)間： 2015-04-29
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資源簡(jiǎn)介：一篇用VHDL實(shí)現(xiàn)快速傅立葉變換的論文，包括原理分析和代碼實(shí)現(xiàn)，印度圣雄甘地大學(xué)M.A.學(xué)院提供
上傳時(shí)間： 2015-01-21
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資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)ps2鼠標(biāo)的源程序
上傳時(shí)間： 2015-02-18
上傳用戶：cuibaigao
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)串口 可以實(shí)現(xiàn)與pc機(jī)的通信 收發(fā) 中斷都可以 效果比較好
上傳時(shí)間： 2014-01-13
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資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)雙向移位寄存器 仿真環(huán)境MAXPLUS-II，QUARTUS-
上傳時(shí)間： 2015-04-03
上傳用戶：wab1981
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)24小時(shí)計(jì)數(shù)器，方法簡(jiǎn)單實(shí)用。 仿真環(huán)境MAXPLUS-
上傳時(shí)間： 2013-12-27
上傳用戶：luopoguixiong
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)脈沖寬度可控的一簡(jiǎn)單程序 仿真環(huán)境MAXPLUS-
上傳時(shí)間： 2013-12-13
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資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)的鍵盤掃描程序 可以稍微修改就可使用
上傳時(shí)間： 2015-04-05
上傳用戶：zhaoq123
資源簡(jiǎn)介：程序用VHDL實(shí)現(xiàn)： 利用一秒定時(shí)測(cè)量頻率 并且顯示，范圍0~
上傳時(shí)間： 2015-04-06
上傳用戶：sxdtlqqjl
資源簡(jiǎn)介：程序用VHDL實(shí)現(xiàn)： 頻率合成，DDS 主要調(diào)用LPM
上傳時(shí)間： 2015-04-06
上傳用戶：電子世界
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)8位的單片機(jī)！里面 有開發(fā)過程和代碼阿！很詳細(xì)的哦
上傳時(shí)間： 2015-04-18
上傳用戶：ainimao
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)占空比1：1的通用分頻模塊，非常實(shí)用，歡迎大家下載
上傳時(shí)間： 2013-12-19
上傳用戶：皇族傳媒
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)一個(gè)fir濾波器 設(shè)計(jì)要求： 1．最小阻帶衰減-30db。 2．帶內(nèi)波動(dòng)小于1db． 3．用MATLIB與MAXPLUS2聯(lián)合設(shè)計(jì)與仿真
上傳時(shí)間： 2013-12-19
上傳用戶：llandlu
資源簡(jiǎn)介：這個(gè)例子是講述用VHDL實(shí)現(xiàn)布斯算法，應(yīng)該有點(diǎn)用，是我的研究生師哥給我的。
上傳時(shí)間： 2013-12-19
上傳用戶：hfmm633
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)卷積碼編碼，該碼為（2.1.3）型卷積碼。
上傳時(shí)間： 2015-05-06
上傳用戶：Thuan
資源簡(jiǎn)介：我自己用VHDL實(shí)現(xiàn)編的dds，能實(shí)現(xiàn)正弦波，方波，三角波。
上傳時(shí)間： 2015-05-16
上傳用戶：xhz1993
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)數(shù)字頻率的畢業(yè)設(shè)計(jì)！doc文檔中有源程序。可以實(shí)現(xiàn)功能！
上傳時(shí)間： 2014-01-19
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資源簡(jiǎn)介：這是一個(gè)實(shí)現(xiàn)用VHDL實(shí)現(xiàn)撥號(hào)報(bào)警的程序
上傳時(shí)間： 2015-06-08
上傳用戶：tonyshao
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)查找表方式的FIR濾波器
上傳時(shí)間： 2014-01-16
上傳用戶：ljt101007
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)的DDS，可輸出正弦、余弦波形。將所有文件放在一個(gè)工程文件里，再分別生存模塊，按原理圖連接及可
上傳時(shí)間： 2014-07-27
上傳用戶：moshushi0009
資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)簡(jiǎn)單cpu的功能,能夠很好的幫助特別是初學(xué)者學(xué)習(xí)VHDL的功能!
上傳時(shí)間： 2013-12-15
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資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)的通信滑碼處理，線路為2.3Mbps，通信終端為2Mbps
上傳時(shí)間： 2015-10-25
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資源簡(jiǎn)介：用VHDL實(shí)現(xiàn)DALI數(shù)據(jù)傳輸協(xié)議,速度快,穩(wěn)定,方便
上傳時(shí)間： 2015-11-04
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