相 關(guān) 資 源

• verilog 編寫的tiny cpu 代碼免費(fèi)下載

  資源簡(jiǎn)介：verilog 編寫的tiny cpu 代碼，可實(shí)現(xiàn)簡(jiǎn)單的指令和計(jì)算

  標(biāo)簽： verilog tiny cpu 編寫

  上傳時(shí)間： 2017-02-03

  上傳用戶：lijianyu172

• 一個(gè)非常簡(jiǎn)單的cpu設(shè)計(jì)的原代碼,是用verilog編寫的免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)非常簡(jiǎn)單的cpu設(shè)計(jì)的原代碼,是用verilog編寫的

  標(biāo)簽： verilog cpu 代碼 編寫

  上傳時(shí)間： 2014-12-08

  上傳用戶：siguazgb

• 這是一個(gè)很好的verilog 編寫的8位RISC cpu源碼（可做為MCU）免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)很好的verilog 編寫的8位RISC cpu源碼（可做為MCU），并且包括完整的C 語(yǔ)言的測(cè)試代碼。

  標(biāo)簽： verilog RISC cpu MCU

  上傳時(shí)間： 2014-01-05

  上傳用戶：李夢(mèng)晗

• 這是一個(gè)verilog HDL編寫的RISC cpu的程序免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)verilog HDL編寫的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語(yǔ)言，及設(shè)計(jì)方法。該程序通過(guò)了modelsim仿真驗(yàn)證。

  標(biāo)簽： verilog RISC HDL cpu

  上傳時(shí)間： 2015-03-26

  上傳用戶：qiao8960

• 一個(gè)關(guān)于MEMORY設(shè)計(jì)的原代碼,使用verilog編寫的 希望對(duì)大家有些幫助免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)關(guān)于MEMORY設(shè)計(jì)的原代碼,使用verilog編寫的 希望對(duì)大家有些幫助

  標(biāo)簽： verilog MEMORY 代碼 編寫

  上傳時(shí)間： 2013-12-24

  上傳用戶：change0329

• verilog編寫的watchdog代碼!請(qǐng)參考！免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的watchdog代碼!請(qǐng)參考！

  標(biāo)簽： watchdog verilog 編寫 代碼

  上傳時(shí)間： 2014-01-06

  上傳用戶：xuan‘nian

• 代碼為verilog編寫的流水等程序免費(fèi)下載

  資源簡(jiǎn)介：代碼為verilog編寫的流水等程序，已在quartuous6.0上編譯仿真通過(guò)，下載入電路板已實(shí)現(xiàn)

  標(biāo)簽： verilog 代碼 編寫 程序

  上傳時(shí)間： 2016-07-11

  上傳用戶：wfeel

• 用verilog編寫的一個(gè)簡(jiǎn)單的產(chǎn)生偽隨機(jī)序列的代碼（m序列）免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的一個(gè)簡(jiǎn)單的產(chǎn)生偽隨機(jī)序列的代碼（m序列），比較實(shí)用。

  標(biāo)簽： verilog 編寫 偽隨機(jī)序列 代碼

  上傳時(shí)間： 2017-06-27

  上傳用戶：dave520l

• 用verilog 編寫的8位risc cpu免費(fèi)下載

  資源簡(jiǎn)介：用verilog 編寫的8位risc cpu，行為級(jí)描述，可綜合

  標(biāo)簽： verilog risc cpu 8位

  上傳時(shí)間： 2017-07-24

  上傳用戶：gdgzhym

• 用verilog編寫的32位alu部件免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的32位alu部件，用于cpu制作

  標(biāo)簽： verilog alu 編寫 部件

  上傳時(shí)間： 2013-11-30

  上傳用戶：aappkkee

• 用OpenCV編寫的人臉識(shí)別代碼免費(fèi)下載

  資源簡(jiǎn)介：·詳細(xì)說(shuō)明：用OpenCV編寫的人臉識(shí)別代碼，很好的參考代碼

  標(biāo)簽： OpenCV 編寫 人臉識(shí)別 代碼

  上傳時(shí)間： 2013-04-24

  上傳用戶：kristycreasy

• 使用verilog編寫的同步FIFO免費(fèi)下載

  資源簡(jiǎn)介：使用verilog編寫的同步FIFO，可通過(guò)設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡(jiǎn)單實(shí)用。

  標(biāo)簽： verilog FIFO 編寫

  上傳時(shí)間： 2013-08-12

  上傳用戶：ljt101007

• VHDL語(yǔ)言編寫的時(shí)鐘顯示代碼免費(fèi)下載

  資源簡(jiǎn)介：VHDL語(yǔ)言編寫的時(shí)鐘顯示代碼，簡(jiǎn)短而又易懂，個(gè)人覺得很不錯(cuò)

  標(biāo)簽： VHDL 語(yǔ)言 編寫 時(shí)鐘顯示

  上傳時(shí)間： 2013-08-19

  上傳用戶：bpgfl

• verilog 編寫的I2c協(xié)議程序免費(fèi)下載

  資源簡(jiǎn)介：verilog 編寫的I2c協(xié)議程序，用于cpld讀寫EEPROM

  標(biāo)簽： verilog I2c 編寫 協(xié)議

  上傳時(shí)間： 2013-08-31

  上傳用戶：csgcd001

• c語(yǔ)言編寫的消息隊(duì)列代碼免費(fèi)下載

  資源簡(jiǎn)介：c語(yǔ)言編寫的消息隊(duì)列代碼

  標(biāo)簽： c語(yǔ)言 編寫 代碼 隊(duì)列

  上傳時(shí)間： 2015-01-25

  上傳用戶：hebmuljb

• 用verilog編寫的多功能數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的多功能數(shù)字鐘

  標(biāo)簽： verilog 編寫 多功能 數(shù)字

  上傳時(shí)間： 2015-02-25

  上傳用戶：王者A

• verilog編寫的32位浮點(diǎn)加法器免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的32位浮點(diǎn)加法器

  標(biāo)簽： verilog 編寫 浮點(diǎn) 加法器

  上傳時(shí)間： 2015-03-09

  上傳用戶：372825274

• verilog編寫的全功能串口免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的全功能串口

  標(biāo)簽： verilog 編寫 串口

  上傳時(shí)間： 2014-02-11

  上傳用戶：Breathe0125

• verilog編寫的計(jì)算百分比模塊免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的計(jì)算百分比模塊

  標(biāo)簽： verilog 編寫 分 模塊

  上傳時(shí)間： 2013-12-17

  上傳用戶：wang0123456789

• verilog編寫的流水線模塊免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的流水線模塊

  標(biāo)簽： verilog 編寫 流水線 模塊

  上傳時(shí)間： 2015-03-09

  上傳用戶：杜瑩12345

• verilog編寫的alu模塊免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的alu模塊

  標(biāo)簽： verilog alu 編寫 模塊

  上傳時(shí)間： 2015-03-09

  上傳用戶：qb1993225

• 這是一個(gè)用vb＋SQL Server數(shù)據(jù)庫(kù)編寫的樣品檢驗(yàn)代碼。包括樣品的購(gòu)買庫(kù)存以及檢驗(yàn)的各項(xiàng)程序免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用vb＋SQL Server數(shù)據(jù)庫(kù)編寫的樣品檢驗(yàn)代碼。包括樣品的購(gòu)買庫(kù)存以及檢驗(yàn)的各項(xiàng)程序，是一個(gè)很好的vb數(shù)據(jù)庫(kù)參考代碼

  標(biāo)簽： Server SQL 樣品 數(shù)據(jù)庫(kù)

  上傳時(shí)間： 2013-12-01

  上傳用戶：小寶愛考拉

• 加法器（使用verilog編寫的）,雖然簡(jiǎn)單免費(fèi)下載

  資源簡(jiǎn)介：加法器（使用verilog編寫的）,雖然簡(jiǎn)單，但是這也是學(xué)習(xí)verilog最基礎(chǔ)的東西！希望大家一起學(xué)習(xí)！

  標(biāo)簽： verilog 加法器 編寫

  上傳時(shí)間： 2013-12-10

  上傳用戶：410805624

• 用verilog編寫的網(wǎng)卡芯片rtl級(jí)。前仿后仿都通過(guò)了免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的網(wǎng)卡芯片rtl級(jí)。前仿后仿都通過(guò)了，可以在modelsim上運(yùn)行察看

  標(biāo)簽： verilog rtl 編寫 網(wǎng)卡芯片

  上傳時(shí)間： 2015-03-31

  上傳用戶：lxm

• 采用verilog編寫的串口通信程序免費(fèi)下載

  資源簡(jiǎn)介：采用verilog編寫的串口通信程序，采用了狀態(tài)機(jī)設(shè)計(jì)！程序簡(jiǎn)單，消耗資源少

  標(biāo)簽： verilog 編寫 串口通信 程序

  上傳時(shí)間： 2014-12-08

  上傳用戶：yd19890720

• 使用VC編寫的GPRS通訊代碼,可用于GPRS MODEM收發(fā)數(shù)據(jù)免費(fèi)下載

  資源簡(jiǎn)介：使用VC編寫的GPRS通訊代碼,可用于GPRS MODEM收發(fā)數(shù)據(jù)

  標(biāo)簽： GPRS MODEM 編寫 代碼

  上傳時(shí)間： 2015-04-13

  上傳用戶：daoxiang126

• verilog編寫的M序列發(fā)生器免費(fèi)下載

  資源簡(jiǎn)介：verilog編寫的M序列發(fā)生器，希望能對(duì)大家?guī)?lái)幫助。

  標(biāo)簽： verilog M序列 編寫 發(fā)生器

  上傳時(shí)間： 2014-01-11

  上傳用戶：zhliu007

• Systemverilog 編寫的販賣機(jī)代碼免費(fèi)下載

  資源簡(jiǎn)介：Systemverilog 編寫的販賣機(jī)代碼

  標(biāo)簽： Systemverilog 編寫 代碼

  上傳時(shí)間： 2015-05-10

  上傳用戶：kristycreasy

• 一個(gè)自己編寫的舞曲mtv代碼免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)自己編寫的舞曲mtv代碼，由于初學(xué)，難免粗糙，見諒！

  標(biāo)簽： mtv 編寫 代碼

  上傳時(shí)間： 2013-12-20

  上傳用戶：hasan2015

• 用verilog編寫的pci——rtl級(jí)。免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫的pci——rtl級(jí)。

  標(biāo)簽： verilog pci rtl 編寫

  上傳時(shí)間： 2015-06-06

  上傳用戶：亞亞娟娟123