利用Verilog語(yǔ)言進(jìn)行FIFO設(shè)計(jì)，在FPGA中實(shí)現(xiàn)32X8FIFO功能
資源簡(jiǎn)介：利用Verilog語(yǔ)言進(jìn)行FIFO設(shè)計(jì)，在FPGA中實(shí)現(xiàn)32X8FIFO功能
上傳時(shí)間： 2017-03-16
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資源簡(jiǎn)介：本文介紹了使用Verilog語(yǔ)言進(jìn)行硬件設(shè)計(jì)的一些基本技巧
上傳時(shí)間： 2015-03-15
上傳用戶(hù)：wkchong
資源簡(jiǎn)介：1、 進(jìn)一步掌握和利用C語(yǔ)言進(jìn)行程序設(shè)計(jì)的能力； 2、 進(jìn)一步理解和運(yùn)用結(jié)構(gòu)化程設(shè)計(jì)的思想和方法； 3、 初步掌握開(kāi)發(fā)一個(gè)小型實(shí)用系統(tǒng)的基本方法；
上傳時(shí)間： 2014-01-12
上傳用戶(hù)：皇族傳媒
資源簡(jiǎn)介：1. 進(jìn)一步掌握和利用C語(yǔ)言進(jìn)行程序設(shè)計(jì)的能力； 2. 進(jìn)一步理解和運(yùn)用結(jié)構(gòu)化程序設(shè)計(jì)的思想和方法； 3. 初步掌握開(kāi)發(fā)一個(gè)小型實(shí)用系統(tǒng)的基本方法； 4. 學(xué)會(huì)調(diào)試一個(gè)較長(zhǎng)程序的基本方法； 5. 學(xué)會(huì)利用流程圖或N-S圖表示算法； 6. 掌握書(shū)寫(xiě)程設(shè)計(jì)開(kāi)發(fā)文檔的...
上傳時(shí)間： 2014-01-11
上傳用戶(hù)：zsjinju
資源簡(jiǎn)介：1. 進(jìn)一步掌握和利用C語(yǔ)言進(jìn)行程序設(shè)計(jì)的能力； 2. 進(jìn)一步理解和運(yùn)用結(jié)構(gòu)化程序設(shè)計(jì)的思想和方法； 3. 初步掌握開(kāi)發(fā)一個(gè)小型實(shí)用系統(tǒng)的基本方法； 4. 學(xué)會(huì)調(diào)試一個(gè)較長(zhǎng)程序的基本方法； 5. 學(xué)會(huì)利用流程圖或N-S圖表示算法； 6. 掌握書(shū)寫(xiě)程設(shè)計(jì)開(kāi)發(fā)文檔的...
上傳時(shí)間： 2013-12-21
上傳用戶(hù)：qq1604324866
資源簡(jiǎn)介：在用VHDL語(yǔ)言設(shè)計(jì)中應(yīng)充分利用VHDL語(yǔ)言特點(diǎn),從設(shè)計(jì)思想語(yǔ)句運(yùn)用及描述方法上等多方面對(duì)電路進(jìn)行優(yōu)化,舉實(shí)例.
上傳時(shí)間： 2016-02-15
上傳用戶(hù)：xymbian
資源簡(jiǎn)介：采用Verilog 語(yǔ)言進(jìn)行設(shè)計(jì) 實(shí)現(xiàn)32位浮點(diǎn)數(shù)乘法運(yùn)算 結(jié)果已經(jīng)驗(yàn)證過(guò) 放心使用
上傳時(shí)間： 2013-12-27
上傳用戶(hù)：大三三
資源簡(jiǎn)介：利用 VHDL 語(yǔ)言進(jìn)行串行通信設(shè)計(jì)是一種很有效的方法 ,其原理簡(jiǎn)單 ,可靠性高 ,又可以根據(jù)需要自行設(shè)定傳輸速率 ,與傳統(tǒng)的串行通信設(shè)計(jì)相比具有獨(dú)特的優(yōu)勢(shì).文章還對(duì)在軟件開(kāi)發(fā)過(guò)程中應(yīng)注意的事項(xiàng)作 了說(shuō)明.
上傳時(shí)間： 2017-08-31
上傳用戶(hù)：zhuyibin
資源簡(jiǎn)介：利用Verilog語(yǔ)言，設(shè)計(jì)分頻器，很不錯(cuò)的參考資料
上傳時(shí)間： 2013-12-03
上傳用戶(hù)：685
資源簡(jiǎn)介：利用Verilog語(yǔ)言，從上至下層次管理的設(shè)計(jì)思想；Verilog HDL的行為描述和結(jié)構(gòu)描述,實(shí)現(xiàn)8位頻率計(jì)，4個(gè)0檢測(cè)修正電路的原理說(shuō)明
上傳時(shí)間： 2016-12-29
上傳用戶(hù)：caozhizhi
資源簡(jiǎn)介：該系統(tǒng)利用VHDL語(yǔ)言、PLD設(shè)計(jì)出租車(chē)計(jì)費(fèi)系統(tǒng)，以MAX+PLUSⅡ軟件作為開(kāi)發(fā)平臺(tái)，設(shè)計(jì)了出租車(chē)計(jì)費(fèi)器系統(tǒng)程序并進(jìn)行了程序仿真。使其實(shí)現(xiàn)計(jì)費(fèi)以及預(yù)置和模擬汽車(chē)啟動(dòng)、停止、暫停等功能，并動(dòng)態(tài)掃描顯示車(chē)費(fèi)數(shù)目。
上傳時(shí)間： 2017-08-30
上傳用戶(hù)：kernaling
資源簡(jiǎn)介：fpga-jpeg-Verilog在fpga平臺(tái)使用Verilog語(yǔ)言進(jìn)行jpeg算法實(shí)現(xiàn)
上傳時(shí)間： 2013-08-28
上傳用戶(hù)：zoudejile
資源簡(jiǎn)介：掌握網(wǎng)絡(luò)基礎(chǔ)概念利用Java語(yǔ)言在傳輸層進(jìn)行編程UDP、TCP利用Java語(yǔ)言在應(yīng)用層進(jìn)行編程SMTP、POP3、HTTP掌握服務(wù)器端編程技術(shù)Servlet利用Java語(yǔ)言進(jìn)行簡(jiǎn)單的分布式計(jì)算RMI、CORBA
上傳時(shí)間： 2015-03-19
上傳用戶(hù)：風(fēng)之驕子
資源簡(jiǎn)介：SPCE061A 利用C語(yǔ)言進(jìn)行軟件端口位操作范例
上傳時(shí)間： 2013-12-10
上傳用戶(hù)：源碼3
資源簡(jiǎn)介：vhdl to Verilog語(yǔ)言的編程設(shè)計(jì)，很有參考價(jià)值。
上傳時(shí)間： 2015-11-13
上傳用戶(hù)：2467478207
資源簡(jiǎn)介：直流電機(jī)調(diào)速 利用c語(yǔ)言進(jìn)行調(diào)pwm，然后對(duì)反饋進(jìn)行分析，從而調(diào)整小車(chē)速度
上傳時(shí)間： 2014-11-24
上傳用戶(hù)：z754970244
資源簡(jiǎn)介：fpga-jpeg-Verilog在fpga平臺(tái)使用Verilog語(yǔ)言進(jìn)行jpeg算法實(shí)現(xiàn)
上傳時(shí)間： 2013-12-14
上傳用戶(hù)：咔樂(lè)塢
資源簡(jiǎn)介：利用C++語(yǔ)言進(jìn)行編程,以驗(yàn)證微型計(jì)算機(jī)原理課程、微機(jī)接口技術(shù)課程中關(guān)于串口通信。
上傳時(shí)間： 2016-03-01
上傳用戶(hù)：003030
資源簡(jiǎn)介：數(shù)據(jù)結(jié)構(gòu)。詳細(xì)解說(shuō)了利用C語(yǔ)言進(jìn)行數(shù)據(jù)結(jié)構(gòu)的分析。
上傳時(shí)間： 2013-12-21
上傳用戶(hù)：wff
資源簡(jiǎn)介：乘法實(shí)現(xiàn)利用Verilog語(yǔ)言,經(jīng)過(guò)仿真驗(yàn)證,功能正確無(wú)誤.適用于初學(xué)者反復(fù)研究練習(xí)
上傳時(shí)間： 2013-12-23
上傳用戶(hù)：xauthu
資源簡(jiǎn)介：利用matlab軟件進(jìn)行程序設(shè)計(jì)的時(shí)間序列模塊的源程序工具箱。
上傳時(shí)間： 2014-08-17
上傳用戶(hù)：as275944189
資源簡(jiǎn)介：利用matlab軟件進(jìn)行程序設(shè)計(jì)的GARCH以及多元GARCH模型的源程序工具箱。
上傳時(shí)間： 2016-11-03
上傳用戶(hù)：yd19890720
資源簡(jiǎn)介：利用C語(yǔ)言進(jìn)行字符型點(diǎn)陣顯示模塊的顯示程
上傳時(shí)間： 2013-12-26
上傳用戶(hù)：Avoid98
資源簡(jiǎn)介：利用C語(yǔ)言進(jìn)行24lc256與單片機(jī)的通訊程序
上傳時(shí)間： 2016-11-18
上傳用戶(hù)：xmsmh
資源簡(jiǎn)介：這是個(gè)利用J2EE編寫(xiě)的如何利用java語(yǔ)言進(jìn)行與數(shù)據(jù)庫(kù)MySQL連接的程序，進(jìn)而進(jìn)行數(shù)據(jù)庫(kù)操作
上傳時(shí)間： 2016-11-20
上傳用戶(hù)：siguazgb
資源簡(jiǎn)介：利用C語(yǔ)言完成電子鐘設(shè)計(jì)，附有電路原理圖，還有HEX文件，電路結(jié)構(gòu)簡(jiǎn)單
上傳時(shí)間： 2014-11-23
上傳用戶(hù)：chongcongying
資源簡(jiǎn)介：利用C語(yǔ)言進(jìn)行道格拉斯壓縮算法的實(shí)現(xiàn)并加以詳細(xì)注釋
上傳時(shí)間： 2014-01-20
上傳用戶(hù)：362279997
資源簡(jiǎn)介：MS P430 C 和匯編的嵌套采用C 語(yǔ)言進(jìn)行程序設(shè)計(jì),可大大提高軟件開(kāi)發(fā)效 率,增強(qiáng)代碼的可靠性、可讀性和可移植性,使設(shè)計(jì)者可以 將更多注意力集中在所需實(shí)現(xiàn)的功能上。16 位精簡(jiǎn)指令 集的MSP430 系列單片機(jī),具有很強(qiáng)的處理能力,并具有 十進(jìn)制加法指令和多條...
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：llandlu
資源簡(jiǎn)介：一篇很好的介紹利用C語(yǔ)言進(jìn)行數(shù)值計(jì)算的電子書(shū)籍，推薦
上傳時(shí)間： 2013-12-27
上傳用戶(hù)：txfyddz
資源簡(jiǎn)介：利用Verilog語(yǔ)言實(shí)現(xiàn)讀取ADS7822模數(shù)轉(zhuǎn)換芯片的串行輸出數(shù)據(jù)
上傳時(shí)間： 2013-11-26
上傳用戶(hù)：Altman
