相 關(guān) 資 源

• 采用VERILOG 語(yǔ)言進(jìn)行設(shè)計(jì) 實(shí)現(xiàn)32位浮點(diǎn)數(shù)乘法運(yùn)算 結(jié)果已經(jīng)驗(yàn)證過(guò) 放心使用免費(fèi)下載

  資源簡(jiǎn)介：采用VERILOG 語(yǔ)言進(jìn)行設(shè)計(jì) 實(shí)現(xiàn)32位浮點(diǎn)數(shù)乘法運(yùn)算 結(jié)果已經(jīng)驗(yàn)證過(guò) 放心使用

  標(biāo)簽： VERILOG 語(yǔ)言 浮點(diǎn)數(shù) 乘法運(yùn)算

  上傳時(shí)間： 2013-12-27

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• 能進(jìn)行32位浮點(diǎn)數(shù)fft運(yùn)算的VHDL描述。免費(fèi)下載

  資源簡(jiǎn)介：能進(jìn)行32位浮點(diǎn)數(shù)fft運(yùn)算的VHDL描述。

  標(biāo)簽： VHDL fft 浮點(diǎn)數(shù) 運(yùn)算

  上傳時(shí)間： 2015-06-11

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• 實(shí)現(xiàn)16位DSP TMSC5416 32位浮點(diǎn)數(shù)乘法免費(fèi)下載

  資源簡(jiǎn)介：實(shí)現(xiàn)16位DSP TMSC5416 32位浮點(diǎn)數(shù)乘法，ASM匯編文件。CCS編譯

  標(biāo)簽： 5416 TMSC DSP 浮點(diǎn)數(shù)

  上傳時(shí)間： 2013-12-24

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• 收集的數(shù)字鎖相環(huán)設(shè)計(jì)相關(guān)文章多篇.主要采用VHDL語(yǔ)言進(jìn)行設(shè)計(jì).免費(fèi)下載

  資源簡(jiǎn)介：收集的數(shù)字鎖相環(huán)設(shè)計(jì)相關(guān)文章多篇.主要采用VHDL語(yǔ)言進(jìn)行設(shè)計(jì).

  標(biāo)簽： VHDL 數(shù)字鎖相環(huán) 語(yǔ)言

  上傳時(shí)間： 2014-12-07

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• MS P430 C 和匯編的嵌套采用C 語(yǔ)言進(jìn)行程序設(shè)計(jì),可大大提高軟件開(kāi)發(fā)效 率,增強(qiáng)代碼的可靠性、可讀性和可移植性,使設(shè)計(jì)者可以 將更多注意力集中在所需實(shí)現(xiàn)的功能上。16 位精簡(jiǎn)指令 集的M免費(fèi)下載

  資源簡(jiǎn)介：MS P430 C 和匯編的嵌套采用C 語(yǔ)言進(jìn)行程序設(shè)計(jì),可大大提高軟件開(kāi)發(fā)效 率,增強(qiáng)代碼的可靠性、可讀性和可移植性,使設(shè)計(jì)者可以 將更多注意力集中在所需實(shí)現(xiàn)的功能上。16 位精簡(jiǎn)指令 集的MSP430 系列單片機(jī),具有很強(qiáng)的處理能力,并具有 十進(jìn)制加法指令和多條...

  標(biāo)簽： P430 MS 匯編 嵌套

  上傳時(shí)間： 2013-12-17

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• 本課程設(shè)計(jì)采用C語(yǔ)言進(jìn)行編譯原理實(shí)現(xiàn)課題有限自動(dòng)機(jī)的應(yīng)用免費(fèi)下載

  資源簡(jiǎn)介：本課程設(shè)計(jì)采用C語(yǔ)言進(jìn)行編譯原理實(shí)現(xiàn)課題有限自動(dòng)機(jī)的應(yīng)用，其目的如下：(1) 理解有限自動(dòng)機(jī)的作用；(2) 利用狀態(tài)圖和狀態(tài)表表示有限自動(dòng)機(jī)；(3) 以程序?qū)崿F(xiàn)有限自動(dòng)機(jī)的運(yùn)行過(guò)程

  標(biāo)簽： C語(yǔ)言 編譯原理 自動(dòng)機(jī)

  上傳時(shí)間： 2014-01-07

  上傳用戶：linlin

• 基于FPGA的32位浮點(diǎn)數(shù)據(jù)FFT及IFFT的設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：FFT/IFFT是時(shí)域信號(hào)與頻域信號(hào)之間轉(zhuǎn)換的基本運(yùn)算，是數(shù)字信號(hào)處理的核心工具之一，因此，它廣泛地應(yīng)用于許多領(lǐng)域。在數(shù)字化的今天，不論是在通信領(lǐng)域還是在圖像處理領(lǐng)域，對(duì)數(shù)字信號(hào)處理的速度、精度和實(shí)時(shí)性要求不斷提高。為滿足不斷提高的要求，國(guó)內(nèi)外不斷...

  標(biāo)簽： FPGA IFFT FFT 浮點(diǎn)

  上傳時(shí)間： 2013-07-12

  上傳用戶：cuicuicui

• 利用VERILOG語(yǔ)言進(jìn)行FIFO設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：利用VERILOG語(yǔ)言進(jìn)行FIFO設(shè)計(jì)，在FPGA中實(shí)現(xiàn)32X8FIFO功能

  標(biāo)簽： VERILOG FIFO 語(yǔ)言

  上傳時(shí)間： 2017-03-16

  上傳用戶：569342831

• 采用VERILOG語(yǔ)言實(shí)現(xiàn)了8255A的功能免費(fèi)下載

  資源簡(jiǎn)介：采用VERILOG語(yǔ)言實(shí)現(xiàn)了8255A的功能，并下載到了FPGA上進(jìn)行了驗(yàn)證

  標(biāo)簽： VERILOG 8255A 語(yǔ)言

  上傳時(shí)間： 2017-07-03

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• fpga-jpeg-VERILOG在fpga平臺(tái)使用VERILOG語(yǔ)言進(jìn)行jpeg算法實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：fpga-jpeg-VERILOG在fpga平臺(tái)使用VERILOG語(yǔ)言進(jìn)行jpeg算法實(shí)現(xiàn)

  標(biāo)簽： fpga-jpeg-VERILOG VERILOG fpga jpeg

  上傳時(shí)間： 2013-08-28

  上傳用戶：zoudejile

• 采用VERILOG語(yǔ)言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲(chǔ)起來(lái)免費(fèi)下載

  資源簡(jiǎn)介：采用VERILOG語(yǔ)言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲(chǔ)起來(lái)

  標(biāo)簽： VERILOG FPGA 語(yǔ)言 控制

  上傳時(shí)間： 2013-09-01

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• 本文介紹了使用VERILOG語(yǔ)言進(jìn)行硬件設(shè)計(jì)的一些基本技巧免費(fèi)下載

  資源簡(jiǎn)介：本文介紹了使用VERILOG語(yǔ)言進(jìn)行硬件設(shè)計(jì)的一些基本技巧

  標(biāo)簽： VERILOG 語(yǔ)言 硬件設(shè)計(jì) 基本技巧

  上傳時(shí)間： 2015-03-15

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• 采用VERILOG語(yǔ)言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲(chǔ)起來(lái)免費(fèi)下載

  資源簡(jiǎn)介：采用VERILOG語(yǔ)言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲(chǔ)起來(lái)

  標(biāo)簽： VERILOG FPGA 語(yǔ)言 控制

  上傳時(shí)間： 2013-12-25

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• fpga-jpeg-VERILOG在fpga平臺(tái)使用VERILOG語(yǔ)言進(jìn)行jpeg算法實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：fpga-jpeg-VERILOG在fpga平臺(tái)使用VERILOG語(yǔ)言進(jìn)行jpeg算法實(shí)現(xiàn)

  標(biāo)簽： fpga-jpeg-VERILOG VERILOG fpga jpeg

  上傳時(shí)間： 2013-12-14

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• 此程序采用VHDL語(yǔ)言免費(fèi)下載

  資源簡(jiǎn)介：此程序采用VHDL語(yǔ)言，完成在32位十六進(jìn)制加法器的基礎(chǔ)上將輸出進(jìn)行BCD碼轉(zhuǎn)換，實(shí)現(xiàn)輸出是BCD碼的32位二進(jìn)制加法器

  標(biāo)簽： VHDL 程序 語(yǔ)言

  上傳時(shí)間： 2016-06-18

  上傳用戶：songnanhua

• 采用Java語(yǔ)言進(jìn)行網(wǎng)絡(luò)編程實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：采用Java語(yǔ)言進(jìn)行網(wǎng)絡(luò)編程實(shí)現(xiàn)，在JCreator或Borland的JBuilder上編譯、調(diào)試通過(guò)；實(shí)現(xiàn)電子FTP服務(wù)器功能。

  標(biāo)簽： Java 語(yǔ)言 網(wǎng)絡(luò) 編程實(shí)現(xiàn)

  上傳時(shí)間： 2016-07-20

  上傳用戶：zuozuo1215

• 采用Java語(yǔ)言進(jìn)行網(wǎng)絡(luò)編程實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：采用Java語(yǔ)言進(jìn)行網(wǎng)絡(luò)編程實(shí)現(xiàn)，在JCreator或Borland的JBuilder上編譯、調(diào)試通過(guò)；實(shí)現(xiàn)電子FTP服務(wù)器功能。

  標(biāo)簽： Java 語(yǔ)言 網(wǎng)絡(luò) 編程實(shí)現(xiàn)

  上傳時(shí)間： 2016-07-20

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• 采用Java語(yǔ)言進(jìn)行網(wǎng)絡(luò)編程實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：采用Java語(yǔ)言進(jìn)行網(wǎng)絡(luò)編程實(shí)現(xiàn)，在JCreator或Borland的JBuilder上編譯、調(diào)試通過(guò)；實(shí)現(xiàn)電子FTP服務(wù)器功能。

  標(biāo)簽： Java 語(yǔ)言 網(wǎng)絡(luò) 編程實(shí)現(xiàn)

  上傳時(shí)間： 2014-01-25

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• 采用Java語(yǔ)言進(jìn)行網(wǎng)絡(luò)編程實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：采用Java語(yǔ)言進(jìn)行網(wǎng)絡(luò)編程實(shí)現(xiàn)，在JCreator或Borland的JBuilder上編譯、調(diào)試通過(guò)；實(shí)現(xiàn)電子FTP服務(wù)器功能。

  標(biāo)簽： Java 語(yǔ)言 網(wǎng)絡(luò) 編程實(shí)現(xiàn)

  上傳時(shí)間： 2013-12-20

  上傳用戶：lijianyu172

• 字節(jié)型CRC校驗(yàn) 采用VERILOG語(yǔ)言設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：字節(jié)型CRC校驗(yàn) 采用VERILOG語(yǔ)言設(shè)計(jì)

  標(biāo)簽： VERILOG CRC 字節(jié) 語(yǔ)言

  上傳時(shí)間： 2013-12-09

  上傳用戶：小眼睛LSL

• 本系統(tǒng)使用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：本系統(tǒng)使用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)，采用自上向下的設(shè)計(jì)方法。目標(biāo)器件選用Xilinx公司的FPGA器件，并利用Xilinx ISE 7.1 進(jìn)行VHDL程序的編譯與綜合，然后用Modelsim Xilinx Edition 6.1進(jìn)行功能仿真和時(shí)序仿真。

  標(biāo)簽： VHDL 語(yǔ)言

  上傳時(shí)間： 2016-01-21

  上傳用戶：541657925

• VERILOG語(yǔ)言寫的簡(jiǎn)單八位處理器。有8個(gè)模塊免費(fèi)下載

  資源簡(jiǎn)介：VERILOG語(yǔ)言寫的簡(jiǎn)單八位處理器。有8個(gè)模塊，可進(jìn)行加法運(yùn)算。

  標(biāo)簽： VERILOG 語(yǔ)言 處理器 模塊

  上傳時(shí)間： 2014-12-01

  上傳用戶：wab1981

• 采用VERILOG語(yǔ)言免費(fèi)下載

  資源簡(jiǎn)介：采用VERILOG語(yǔ)言，實(shí)現(xiàn)視頻的采集。通過(guò)fpga控制，實(shí)現(xiàn)視頻逐行采集。

  標(biāo)簽： VERILOG 語(yǔ)言

  上傳時(shí)間： 2013-12-09

  上傳用戶：ljmwh2000

• 適用于H.264視頻解碼器的VLD設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：設(shè)計(jì)了一種適合于H.264 的變字長(zhǎng)解碼器根據(jù)碼流特點(diǎn)進(jìn)行模塊劃分減少硬件開(kāi)銷采用并行結(jié)構(gòu)解NAL 包解碼效率高采用了桶形移位器進(jìn)行并行解碼每個(gè)時(shí)鐘解一個(gè)碼字采用VERILOG 語(yǔ)言進(jìn)行設(shè)計(jì)仿真并通過(guò)

  標(biāo)簽： 264 VLD 視頻解碼器

  上傳時(shí)間： 2013-07-15

  上傳用戶：shen007yue

• VERILOG編寫的32位浮點(diǎn)加法器免費(fèi)下載

  資源簡(jiǎn)介：VERILOG編寫的32位浮點(diǎn)加法器

  標(biāo)簽： VERILOG 編寫 浮點(diǎn) 加法器

  上傳時(shí)間： 2015-03-09

  上傳用戶：372825274

• 詳細(xì)講解用C語(yǔ)言進(jìn)行設(shè)計(jì)屏幕界面,主要是DOS下的免費(fèi)下載

  資源簡(jiǎn)介：詳細(xì)講解用C語(yǔ)言進(jìn)行設(shè)計(jì)屏幕界面,主要是DOS下的

  標(biāo)簽： DOS C語(yǔ)言 屏幕

  上傳時(shí)間： 2013-12-12

  上傳用戶：清風(fēng)冷雨

• 針對(duì)在FPGA中實(shí)現(xiàn)FIR濾波器的關(guān)鍵--乘法運(yùn)算的高效實(shí)現(xiàn)進(jìn)行了研究免費(fèi)下載

  資源簡(jiǎn)介：針對(duì)在FPGA中實(shí)現(xiàn)FIR濾波器的關(guān)鍵--乘法運(yùn)算的高效實(shí)現(xiàn)進(jìn)行了研究，給了了將乘法化為查表的DA算法，并采用這一算法設(shè)計(jì)了FIR濾波器。通過(guò)FPGA仿零點(diǎn)驗(yàn)證，證明了這一方法是可行和高效的，其實(shí)現(xiàn)的濾波器的性能優(yōu)于用DSP和傳統(tǒng)方法實(shí)現(xiàn)FIR濾波器。最后介紹整數(shù)...

  標(biāo)簽： FPGA FIR 濾波器 乘法運(yùn)算

  上傳時(shí)間： 2015-04-24

  上傳用戶：JIUSHICHEN

• SPCE061A 利用C語(yǔ)言進(jìn)行軟件端口位操作范例免費(fèi)下載

  資源簡(jiǎn)介：SPCE061A 利用C語(yǔ)言進(jìn)行軟件端口位操作范例

  標(biāo)簽： SPCE 061A 061 C語(yǔ)言

  上傳時(shí)間： 2013-12-10

  上傳用戶：源碼3

• 通過(guò)運(yùn)用C語(yǔ)言程序設(shè)計(jì),實(shí)現(xiàn)一些游戲或系統(tǒng)功能,也有一些解決數(shù)學(xué)問(wèn)題的小程序.免費(fèi)下載

  資源簡(jiǎn)介：通過(guò)運(yùn)用C語(yǔ)言程序設(shè)計(jì),實(shí)現(xiàn)一些游戲或系統(tǒng)功能,也有一些解決數(shù)學(xué)問(wèn)題的小程序.

  標(biāo)簽： C語(yǔ)言 程序設(shè)計(jì) 程序

  上傳時(shí)間： 2015-09-08

  上傳用戶：gmh1314

• 菲利普RC500源代碼,使用單片機(jī)89c52作微處理器,采用c語(yǔ)言進(jìn)行編程.免費(fèi)下載

  資源簡(jiǎn)介：菲利普RC500源代碼,使用單片機(jī)89c52作微處理器,采用c語(yǔ)言進(jìn)行編程.

  標(biāo)簽： 89c52 500 RC 源代碼

  上傳時(shí)間： 2015-10-17

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