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• 采用VERILOG 語言進行設(shè)計 實現(xiàn)32位浮點數(shù)乘法運算 結(jié)果已經(jīng)驗證過 放心使用免費下載

  資源簡介：采用VERILOG 語言進行設(shè)計 實現(xiàn)32位浮點數(shù)乘法運算 結(jié)果已經(jīng)驗證過 放心使用

  標簽： VERILOG 語言 浮點數(shù) 乘法運算

  上傳時間： 2013-12-27

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• 能進行32位浮點數(shù)fft運算的VHDL描述。免費下載

  資源簡介：能進行32位浮點數(shù)fft運算的VHDL描述。

  標簽： VHDL fft 浮點數(shù) 運算

  上傳時間： 2015-06-11

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• 實現(xiàn)16位DSP TMSC5416 32位浮點數(shù)乘法免費下載

  資源簡介：實現(xiàn)16位DSP TMSC5416 32位浮點數(shù)乘法，ASM匯編文件。CCS編譯

  標簽： 5416 TMSC DSP 浮點數(shù)

  上傳時間： 2013-12-24

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• 收集的數(shù)字鎖相環(huán)設(shè)計相關(guān)文章多篇.主要采用VHDL語言進行設(shè)計.免費下載

  資源簡介：收集的數(shù)字鎖相環(huán)設(shè)計相關(guān)文章多篇.主要采用VHDL語言進行設(shè)計.

  標簽： VHDL 數(shù)字鎖相環(huán) 語言

  上傳時間： 2014-12-07

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• MS P430 C 和匯編的嵌套采用C 語言進行程序設(shè)計,可大大提高軟件開發(fā)效 率,增強代碼的可靠性、可讀性和可移植性,使設(shè)計者可以 將更多注意力集中在所需實現(xiàn)的功能上。16 位精簡指令 集的M免費下載

  資源簡介：MS P430 C 和匯編的嵌套采用C 語言進行程序設(shè)計,可大大提高軟件開發(fā)效 率,增強代碼的可靠性、可讀性和可移植性,使設(shè)計者可以 將更多注意力集中在所需實現(xiàn)的功能上。16 位精簡指令 集的MSP430 系列單片機,具有很強的處理能力,并具有 十進制加法指令和多條...

  標簽： P430 MS 匯編 嵌套

  上傳時間： 2013-12-17

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• 本課程設(shè)計采用C語言進行編譯原理實現(xiàn)課題有限自動機的應(yīng)用免費下載

  資源簡介：本課程設(shè)計采用C語言進行編譯原理實現(xiàn)課題有限自動機的應(yīng)用，其目的如下：(1) 理解有限自動機的作用；(2) 利用狀態(tài)圖和狀態(tài)表表示有限自動機；(3) 以程序?qū)崿F(xiàn)有限自動機的運行過程

  標簽： C語言 編譯原理 自動機

  上傳時間： 2014-01-07

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• 基于FPGA的32位浮點數(shù)據(jù)FFT及IFFT的設(shè)計與實現(xiàn)免費下載

  資源簡介：FFT/IFFT是時域信號與頻域信號之間轉(zhuǎn)換的基本運算，是數(shù)字信號處理的核心工具之一，因此，它廣泛地應(yīng)用于許多領(lǐng)域。在數(shù)字化的今天，不論是在通信領(lǐng)域還是在圖像處理領(lǐng)域，對數(shù)字信號處理的速度、精度和實時性要求不斷提高。為滿足不斷提高的要求，國內(nèi)外不斷...

  標簽： FPGA IFFT FFT 浮點

  上傳時間： 2013-07-12

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• 利用VERILOG語言進行FIFO設(shè)計免費下載

  資源簡介：利用VERILOG語言進行FIFO設(shè)計，在FPGA中實現(xiàn)32X8FIFO功能

  標簽： VERILOG FIFO 語言

  上傳時間： 2017-03-16

  上傳用戶：569342831

• 采用VERILOG語言實現(xiàn)了8255A的功能免費下載

  資源簡介：采用VERILOG語言實現(xiàn)了8255A的功能，并下載到了FPGA上進行了驗證

  標簽： VERILOG 8255A 語言

  上傳時間： 2017-07-03

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• fpga-jpeg-VERILOG在fpga平臺使用VERILOG語言進行jpeg算法實現(xiàn)免費下載

  資源簡介：fpga-jpeg-VERILOG在fpga平臺使用VERILOG語言進行jpeg算法實現(xiàn)

  標簽： fpga-jpeg-VERILOG VERILOG fpga jpeg

  上傳時間： 2013-08-28

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• 采用VERILOG語言,實現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來免費下載

  資源簡介：采用VERILOG語言,實現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來

  標簽： VERILOG FPGA 語言 控制

  上傳時間： 2013-09-01

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• 本文介紹了使用VERILOG語言進行硬件設(shè)計的一些基本技巧免費下載

  資源簡介：本文介紹了使用VERILOG語言進行硬件設(shè)計的一些基本技巧

  標簽： VERILOG 語言 硬件設(shè)計 基本技巧

  上傳時間： 2015-03-15

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• 采用VERILOG語言,實現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來免費下載

  資源簡介：采用VERILOG語言,實現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來

  標簽： VERILOG FPGA 語言 控制

  上傳時間： 2013-12-25

  上傳用戶：小鵬

• fpga-jpeg-VERILOG在fpga平臺使用VERILOG語言進行jpeg算法實現(xiàn)免費下載

  資源簡介：fpga-jpeg-VERILOG在fpga平臺使用VERILOG語言進行jpeg算法實現(xiàn)

  標簽： fpga-jpeg-VERILOG VERILOG fpga jpeg

  上傳時間： 2013-12-14

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• 此程序采用VHDL語言免費下載

  資源簡介：此程序采用VHDL語言，完成在32位十六進制加法器的基礎(chǔ)上將輸出進行BCD碼轉(zhuǎn)換，實現(xiàn)輸出是BCD碼的32位二進制加法器

  標簽： VHDL 程序 語言

  上傳時間： 2016-06-18

  上傳用戶：songnanhua

• 采用Java語言進行網(wǎng)絡(luò)編程實現(xiàn)免費下載

  資源簡介：采用Java語言進行網(wǎng)絡(luò)編程實現(xiàn)，在JCreator或Borland的JBuilder上編譯、調(diào)試通過；實現(xiàn)電子FTP服務(wù)器功能。

  標簽： Java 語言 網(wǎng)絡(luò) 編程實現(xiàn)

  上傳時間： 2016-07-20

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• 采用Java語言進行網(wǎng)絡(luò)編程實現(xiàn)免費下載

  資源簡介：采用Java語言進行網(wǎng)絡(luò)編程實現(xiàn)，在JCreator或Borland的JBuilder上編譯、調(diào)試通過；實現(xiàn)電子FTP服務(wù)器功能。

  標簽： Java 語言 網(wǎng)絡(luò) 編程實現(xiàn)

  上傳時間： 2016-07-20

  上傳用戶：q123321

• 采用Java語言進行網(wǎng)絡(luò)編程實現(xiàn)免費下載

  資源簡介：采用Java語言進行網(wǎng)絡(luò)編程實現(xiàn)，在JCreator或Borland的JBuilder上編譯、調(diào)試通過；實現(xiàn)電子FTP服務(wù)器功能。

  標簽： Java 語言 網(wǎng)絡(luò) 編程實現(xiàn)

  上傳時間： 2014-01-25

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• 采用Java語言進行網(wǎng)絡(luò)編程實現(xiàn)免費下載

  資源簡介：采用Java語言進行網(wǎng)絡(luò)編程實現(xiàn)，在JCreator或Borland的JBuilder上編譯、調(diào)試通過；實現(xiàn)電子FTP服務(wù)器功能。

  標簽： Java 語言 網(wǎng)絡(luò) 編程實現(xiàn)

  上傳時間： 2013-12-20

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• 字節(jié)型CRC校驗 采用VERILOG語言設(shè)計免費下載

  資源簡介：字節(jié)型CRC校驗 采用VERILOG語言設(shè)計

  標簽： VERILOG CRC 字節(jié) 語言

  上傳時間： 2013-12-09

  上傳用戶：小眼睛LSL

• 本系統(tǒng)使用VHDL語言進行設(shè)計免費下載

  資源簡介：本系統(tǒng)使用VHDL語言進行設(shè)計，采用自上向下的設(shè)計方法。目標器件選用Xilinx公司的FPGA器件，并利用Xilinx ISE 7.1 進行VHDL程序的編譯與綜合，然后用Modelsim Xilinx Edition 6.1進行功能仿真和時序仿真。

  標簽： VHDL 語言

  上傳時間： 2016-01-21

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• VERILOG語言寫的簡單八位處理器。有8個模塊免費下載

  資源簡介：VERILOG語言寫的簡單八位處理器。有8個模塊，可進行加法運算。

  標簽： VERILOG 語言 處理器 模塊

  上傳時間： 2014-12-01

  上傳用戶：wab1981

• 采用VERILOG語言免費下載

  資源簡介：采用VERILOG語言，實現(xiàn)視頻的采集。通過fpga控制，實現(xiàn)視頻逐行采集。

  標簽： VERILOG 語言

  上傳時間： 2013-12-09

  上傳用戶：ljmwh2000

• 適用于H.264視頻解碼器的VLD設(shè)計免費下載

  資源簡介：設(shè)計了一種適合于H.264 的變字長解碼器根據(jù)碼流特點進行模塊劃分減少硬件開銷采用并行結(jié)構(gòu)解NAL 包解碼效率高采用了桶形移位器進行并行解碼每個時鐘解一個碼字采用VERILOG 語言進行設(shè)計仿真并通過

  標簽： 264 VLD 視頻解碼器

  上傳時間： 2013-07-15

  上傳用戶：shen007yue

• VERILOG編寫的32位浮點加法器免費下載

  資源簡介：VERILOG編寫的32位浮點加法器

  標簽： VERILOG 編寫 浮點 加法器

  上傳時間： 2015-03-09

  上傳用戶：372825274

• 詳細講解用C語言進行設(shè)計屏幕界面,主要是DOS下的免費下載

  資源簡介：詳細講解用C語言進行設(shè)計屏幕界面,主要是DOS下的

  標簽： DOS C語言 屏幕

  上傳時間： 2013-12-12

  上傳用戶：清風冷雨

• 針對在FPGA中實現(xiàn)FIR濾波器的關(guān)鍵--乘法運算的高效實現(xiàn)進行了研究免費下載

  資源簡介：針對在FPGA中實現(xiàn)FIR濾波器的關(guān)鍵--乘法運算的高效實現(xiàn)進行了研究，給了了將乘法化為查表的DA算法，并采用這一算法設(shè)計了FIR濾波器。通過FPGA仿零點驗證，證明了這一方法是可行和高效的，其實現(xiàn)的濾波器的性能優(yōu)于用DSP和傳統(tǒng)方法實現(xiàn)FIR濾波器。最后介紹整數(shù)...

  標簽： FPGA FIR 濾波器 乘法運算

  上傳時間： 2015-04-24

  上傳用戶：JIUSHICHEN

• SPCE061A 利用C語言進行軟件端口位操作范例免費下載

  資源簡介：SPCE061A 利用C語言進行軟件端口位操作范例

  標簽： SPCE 061A 061 C語言

  上傳時間： 2013-12-10

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• 通過運用C語言程序設(shè)計,實現(xiàn)一些游戲或系統(tǒng)功能,也有一些解決數(shù)學問題的小程序.免費下載

  資源簡介：通過運用C語言程序設(shè)計,實現(xiàn)一些游戲或系統(tǒng)功能,也有一些解決數(shù)學問題的小程序.

  標簽： C語言 程序設(shè)計 程序

  上傳時間： 2015-09-08

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• 菲利普RC500源代碼,使用單片機89c52作微處理器,采用c語言進行編程.免費下載

  資源簡介：菲利普RC500源代碼,使用單片機89c52作微處理器,采用c語言進行編程.

  標簽： 89c52 500 RC 源代碼

  上傳時間： 2015-10-17

  上傳用戶：waizhang