相 關(guān) 資 源

• Verilog實(shí)現(xiàn)mini-uart免費(fèi)下載

  資源簡介：Verilog實(shí)現(xiàn)mini-uart，代碼經(jīng)過FPEG驗(yàn)證，含文檔及流程圖。

  標(biāo)簽： mini-uart Verilog

  上傳時間： 2013-12-17

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• 一個用Verilog實(shí)現(xiàn)的fpga上的uart接口模塊免費(fèi)下載

  資源簡介：一個用Verilog實(shí)現(xiàn)的fpga上的uart接口模塊，包括測試模塊和實(shí)體，并實(shí)現(xiàn)了輸出接口和狀態(tài)接口。

  標(biāo)簽： Verilog fpga uart 接口模塊

  上傳時間： 2014-07-19

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• Verilog實(shí)現(xiàn)的異步UART代碼免費(fèi)下載

  資源簡介：Verilog實(shí)現(xiàn)的異步UART代碼，包括發(fā)送模塊、接收模塊，波特率可配置，另附PC機(jī)的c代碼

  標(biāo)簽： Verilog UART 代碼

  上傳時間： 2016-05-11

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• Verilog描述的uart發(fā)射端功能實(shí)現(xiàn)免費(fèi)下載

  資源簡介：Verilog描述的uart發(fā)射端功能實(shí)現(xiàn)

  標(biāo)簽： Verilog uart 發(fā)射端

  上傳時間： 2013-12-17

  上傳用戶：exxxds

• 基于FPGA的UART設(shè)計(jì)的Verilog實(shí)現(xiàn)程序的簡介免費(fèi)下載

  資源簡介：該文檔為基于FPGA的UART設(shè)計(jì)的Verilog實(shí)現(xiàn)程序的簡介資料，講解的還不錯，感興趣的可以下載看看…………………………

  標(biāo)簽： fpga uart Verilog

  上傳時間： 2021-10-23

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• 基于FPGA的UART設(shè)計(jì)的Verilog實(shí)現(xiàn)程序簡介免費(fèi)下載

  資源簡介：該文檔為基于FPGA的UART設(shè)計(jì)的Verilog實(shí)現(xiàn)程序簡介文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………

  標(biāo)簽： fpga uart Verilog

  上傳時間： 2021-11-27

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• 用Verilog實(shí)現(xiàn)的以太網(wǎng)接口免費(fèi)下載

  資源簡介：用Verilog實(shí)現(xiàn)的以太網(wǎng)接口!!!!!!!!!!!!!!!!!!

  標(biāo)簽： Verilog 以太網(wǎng)接口

  上傳時間： 2013-07-13

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• AGC Verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡介：Verilog實(shí)現(xiàn)一個AGC模塊，信號輸入位寬16位，通過統(tǒng)計(jì)64個輸入完成其功率的統(tǒng)計(jì)，然后根據(jù)功率大小對信號進(jìn)行縮放。

  標(biāo)簽： Verilog AGC

  上傳時間： 2013-06-09

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• 使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器免費(fèi)下載

  資源簡介：使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

  標(biāo)簽： Verilog SDRAM FPGA 控制器

  上傳時間： 2013-08-08

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• 用Verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序免費(fèi)下載

  資源簡介：用Verilog實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序，已經(jīng)調(diào)試通過

  標(biāo)簽： Verilog 串口 收發(fā) 數(shù)據(jù)

  上傳時間： 2013-08-21

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• Verilog實(shí)現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊免費(fèi)下載

  資源簡介：Verilog實(shí)現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數(shù)據(jù)通過引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。

  標(biāo)簽： Verilog DDS 正弦信號發(fā)生器 模塊

  上傳時間： 2013-08-28

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• 用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器免費(fèi)下載

  資源簡介：用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器

  標(biāo)簽： Verilog FPGA 分頻器

  上傳時間： 2013-08-30

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• 用Verilog實(shí)現(xiàn)8255芯片功能免費(fèi)下載

  資源簡介：用Verilog實(shí)現(xiàn)8255芯片功能

  標(biāo)簽： Verilog 8255 芯片功能

  上傳時間： 2013-10-31

  上傳用戶：sunjet

• 針對philips的51單片機(jī)LPC931的具體應(yīng)用的例子。實(shí)現(xiàn)對uart, spi, i2c等硬件資源的操作。還有針對小內(nèi)存單片機(jī)操作系統(tǒng)的實(shí)現(xiàn)。免費(fèi)下載

  資源簡介：針對philips的51單片機(jī)LPC931的具體應(yīng)用的例子。實(shí)現(xiàn)對uart, spi, i2c等硬件資源的操作。還有針對小內(nèi)存單片機(jī)操作系統(tǒng)的實(shí)現(xiàn)。

  標(biāo)簽： philips uart LPC 931

  上傳時間： 2013-11-29

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• Verilog實(shí)現(xiàn)ALU的源代碼免費(fèi)下載

  資源簡介：Verilog實(shí)現(xiàn)ALU的源代碼，并提供了一個詳細(xì)的測試平臺！

  標(biāo)簽： Verilog ALU 源代碼

  上傳時間： 2015-03-23

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• MD5算法的Verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡介：MD5算法的Verilog實(shí)現(xiàn)，同時包含有testbench。

  標(biāo)簽： Verilog MD5 算法

  上傳時間： 2014-01-09

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• Verilog 實(shí)現(xiàn)的jtag ip模塊 包括了測試程序免費(fèi)下載

  資源簡介：Verilog 實(shí)現(xiàn)的jtag ip模塊 包括了測試程序

  標(biāo)簽： Verilog jtag 模塊 測試程序

  上傳時間： 2014-12-08

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• 用Verilog實(shí)現(xiàn)濾波器的功能免費(fèi)下載

  資源簡介：用Verilog實(shí)現(xiàn)濾波器的功能，通過軟件綜合仿真，在利用FPGA實(shí)現(xiàn)

  標(biāo)簽： Verilog 濾波器

  上傳時間： 2013-12-14

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• 計(jì)算器芯片的Verilog實(shí)現(xiàn)代碼！ 時序仿真成功免費(fèi)下載

  資源簡介：計(jì)算器芯片的Verilog實(shí)現(xiàn)代碼！ 時序仿真成功

  標(biāo)簽： Verilog 計(jì)算器 芯片 代碼

  上傳時間： 2015-05-10

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• 用Verilog實(shí)現(xiàn)的四乘四鍵盤程序,在Quartus II上編譯通過并成功免費(fèi)下載

  資源簡介：用Verilog實(shí)現(xiàn)的四乘四鍵盤程序,在Quartus II上編譯通過并成功

  標(biāo)簽： Verilog Quartus 鍵盤程序 編譯

  上傳時間： 2015-05-13

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• Arbiter.v Verilog實(shí)現(xiàn) 三路請求免費(fèi)下載

  資源簡介：Arbiter.v Verilog實(shí)現(xiàn) 三路請求，使用循環(huán)策略的仲裁器 含有看門狗電路

  標(biāo)簽： Arbiter Verilog

  上傳時間： 2013-12-10

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• Verilog 實(shí)現(xiàn) 優(yōu)化的16位比較器 可以輸出大于免費(fèi)下載

  資源簡介：Verilog 實(shí)現(xiàn) 優(yōu)化的16位比較器 可以輸出大于，小于，等于。模塊化設(shè)計(jì)，可擴(kuò)展為32位

  標(biāo)簽： Verilog 比較器 輸出

  上傳時間： 2015-05-16

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• FIR濾波器的Verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡介：FIR濾波器的Verilog實(shí)現(xiàn)，實(shí)現(xiàn)6級流水線的程序設(shè)計(jì)。

  標(biāo)簽： Verilog FIR 濾波器

  上傳時間： 2015-06-02

  上傳用戶：sjyy1001

• 此代碼是用Verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開發(fā).免費(fèi)下載

  資源簡介：此代碼是用Verilog實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開發(fā).

  標(biāo)簽： Verilog 以太網(wǎng)接口 代碼 修改

  上傳時間： 2014-01-20

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• 用Verilog實(shí)現(xiàn)單片機(jī)計(jì)數(shù)器 用Verilog實(shí)現(xiàn)單片機(jī)計(jì)數(shù)器免費(fèi)下載

  資源簡介：用Verilog實(shí)現(xiàn)單片機(jī)計(jì)數(shù)器 用Verilog實(shí)現(xiàn)單片機(jī)計(jì)數(shù)器

  標(biāo)簽： Verilog 單片機(jī) 計(jì)數(shù)器

  上傳時間： 2013-12-21

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• 一個32位微處理器的Verilog實(shí)現(xiàn)源代脈,采用5級流水線和cache技術(shù).免費(fèi)下載

  資源簡介：一個32位微處理器的Verilog實(shí)現(xiàn)源代脈,采用5級流水線和cache技術(shù).

  標(biāo)簽： Verilog cache 微處理器 流水線

  上傳時間： 2014-12-21

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• Verilog實(shí)現(xiàn)電子時鐘模塊免費(fèi)下載

  資源簡介：Verilog實(shí)現(xiàn)電子時鐘模塊，輸入60Hz時鐘信號和復(fù)位，輸出時分秒，共6位，每位7段輸出用于驅(qū)動

  標(biāo)簽： Verilog 電子時鐘 模塊

  上傳時間： 2015-08-13

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• Verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡介：Verilog實(shí)現(xiàn)，UDP描述帶有異步復(fù)位的正邊沿觸發(fā)D觸發(fā)器，test測試通過

  標(biāo)簽： Verilog

  上傳時間： 2013-12-27

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• Verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡介：Verilog實(shí)現(xiàn)，串轉(zhuǎn)并通過fifo再并轉(zhuǎn)串，可以滿足輸入速率自由輸出的一半時，輸出仍可持續(xù)發(fā)送

  標(biāo)簽： Verilog

  上傳時間： 2015-08-13

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• I2C總線Verilog實(shí)現(xiàn)源碼免費(fèi)下載

  資源簡介：I2C總線Verilog實(shí)現(xiàn)源碼，可以完整實(shí)現(xiàn)I2C bus的基本功能

  標(biāo)簽： Verilog I2C 總線 源碼

  上傳時間： 2015-08-13

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