相 關 資 源

• 采用CASE語句設計3-8譯碼器的示例程序免費下載

  資源簡介：采用CASE語句設計3-8譯碼器的示例程序

  標簽： CASE 譯碼器 程序

  上傳時間： 2013-12-23

  上傳用戶：Late_Li

• 1、本程序模仿3/8譯碼器的功能 2、由撥碼開關輸入免費下載

  資源簡介：1、本程序模仿3/8譯碼器的功能 2、由撥碼開關輸入，led輸出。

  標簽： 程序 模 撥碼開關 譯碼器

  上傳時間： 2015-09-09

  上傳用戶：caixiaoxu26

• 這是老師給的3—8譯碼器的源程序免費下載

  資源簡介：這是老師給的3—8譯碼器的源程序，自己剛才調試過了，真的成功了，哈哈……，有需要就看看吧

  標簽： 譯碼器 源程序

  上傳時間： 2014-07-26

  上傳用戶：星仔

• 3-8譯碼器的仿真實驗。本實驗選用的仿真開發軟件是MAX+plus II Version 9.3免費下載

  資源簡介：3-8譯碼器的仿真實驗。本實驗選用的仿真開發軟件是MAX+plus II Version 9.3，原理圖源文件保存在MyProject目錄中，為138decoder.gdf，另有我寫的實驗報告，呵呵，適合仿真入門

  標簽： Version plus MAX 9.3

  上傳時間： 2016-12-14

  上傳用戶：米卡

• decoder3_8實現了FPGA或CPLD 實現3-8譯碼器的功能免費下載

  資源簡介：decoder3_8實現了FPGA或CPLD 實現3-8譯碼器的功能

  標簽： decoder FPGA CPLD 譯碼器

  上傳時間： 2014-01-07

  上傳用戶：x4587

• 利用CASE語句的3-8譯碼器,3個為數據輸入,3個為控制端,分別為S1,S2,S3,輸出數據為八位免費下載

  資源簡介：利用CASE語句的3-8譯碼器,3個為數據輸入,3個為控制端,分別為S1,S2,S3,輸出數據為八位

  標簽： CASE 譯碼器 數據 控制

  上傳時間： 2017-01-23

  上傳用戶：lwwhust

• 3-8譯碼器學校課程設計上載以大家共享免費下載

  資源簡介：3-8譯碼器學校課程設計上載以大家共享，如有不足請多指教

  標簽： 譯碼器 家

  上傳時間： 2013-11-28

  上傳用戶：csgcd001

• 用VHDL設計的3-8譯碼器免費下載

  資源簡介：用VHDL設計的3-8譯碼器，精簡~！

  標簽： VHDL 譯碼器

  上傳時間： 2014-01-27

  上傳用戶：chens000

• 3-8譯碼器設計 4選1數據選擇器設計 4位比較器設計 七人表決器設計 計數器設計 交通燈信號控制器設計免費下載

  資源簡介：3-8譯碼器設計 4選1數據選擇器設計 4位比較器設計 七人表決器設計 計數器設計 交通燈信號控制器設計

  標簽： 譯碼器 數據選擇器 交通燈 信號

  上傳時間： 2017-08-13

  上傳用戶：Thuan

• 按鍵掃描 51單片機加8279 8279通過74LS 138譯碼器擴展4×4鍵盤、6位顯示器。 由3-8譯碼器對SL0～SL2譯出鍵掃描線免費下載

  資源簡介：按鍵掃描 51單片機加8279 8279通過74LS 138譯碼器擴展4×4鍵盤、6位顯示器。 由3-8譯碼器對SL0～SL2譯出鍵掃描線，由另一3-8譯碼器譯出顯示器的位掃描線，并采用了編碼掃描方式。 為了防止出現重鍵現象，掃描輸出線高位SL3不參加鍵掃描譯碼。CPU對8279的監...

  標簽： 8279 138 SL0 SL2

  上傳時間： 2014-01-25

  上傳用戶：skfreeman

• 3-8譯碼器地簡單實現免費下載

  資源簡介：3-8譯碼器地簡單實現，采用QUARTUSii5.0環境編譯

  標簽： 譯碼器

  上傳時間： 2016-09-30

  上傳用戶：rishian

• vhdl的3-8譯碼器免費下載

  資源簡介：vhdl的3-8譯碼器

  標簽： vhdl 譯碼器

  上傳時間： 2014-01-03

  上傳用戶：llandlu

• 3-8譯碼器,BCD碼轉換10進制,計數器免費下載

  資源簡介：3-8譯碼器,BCD碼轉換10進制,計數器

  標簽： BCD 譯碼器 計數器 轉換

  上傳時間： 2014-08-12

  上傳用戶：Andy123456

• 譯碼器的邏輯功能是將已賦予特定含義的一組二進制輸入代碼的原意"翻譯"出來,變成對應的輸出高低電平信號.該程序為3-8譯碼器.基于VHDL,其開發環境是MAXPLUS2.免費下載

  資源簡介：譯碼器的邏輯功能是將已賦予特定含義的一組二進制輸入代碼的原意"翻譯"出來,變成對應的輸出高低電平信號.該程序為3-8譯碼器.基于VHDL,其開發環境是MAXPLUS2.

  標簽： MAXPLUS VHDL 譯碼器 二進制

  上傳時間： 2013-12-23

  上傳用戶：lepoke

• max-plus2 編寫的3-8譯碼器免費下載

  資源簡介：max-plus2 編寫的3-8譯碼器

  標簽： max-plus 編寫 譯碼器

  上傳時間： 2016-05-17

  上傳用戶：小眼睛LSL

• 用VERILOG語言實現了常用3-8譯碼器.免費下載

  資源簡介：用VERILOG語言實現了常用3-8譯碼器.

  標簽： VERILOG 語言 譯碼器

  上傳時間： 2014-01-19

  上傳用戶：xg262122

• 本文件是利用verilog實現的3-8譯碼器免費下載

  資源簡介：本文件是利用verilog實現的3-8譯碼器

  標簽： verilog 譯碼器

  上傳時間： 2013-12-16

  上傳用戶：ecooo

• 3-8譯碼器和8-3BCD七段顯示譯碼器免費下載

  資源簡介：3-8譯碼器和8-3BCD七段顯示譯碼器

  標簽： BCD 譯碼器 顯示譯碼器

  上傳時間： 2013-12-24

  上傳用戶：xhz1993

• 3-8譯碼器74HC138芯片手冊免費下載

  資源簡介：3-8譯碼器74HC138芯片手冊，有需要的可以參考！

  標簽： 譯碼器 74hc138

  上傳時間： 2022-03-31

  上傳用戶：qdxqdxqdxqdx

• 這是一個rs譯碼器的verilog程序運行于quatus免費下載

  資源簡介：這是一個rs譯碼器的verilog程序運行于quatus

  標簽： verilog quatus 譯碼器 程序

  上傳時間： 2015-05-31

  上傳用戶：mikesering

• cpld/fpga RS(204,188)譯碼器的verilog程序免費下載

  資源簡介：cpld/fpga RS(204,188)譯碼器的verilog程序

  標簽： verilog cpld fpga 204

  上傳時間： 2016-11-05

  上傳用戶：tyler

• （2，1，9）軟判決Viterbi譯碼器的設計與FPGA實現免費下載

  資源簡介：卷積碼是無線通信系統中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認為是卷積碼的最佳譯碼算法。本文的主要內容是在FPGA上實現約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器...

  標簽： Viterbi FPGA 軟判決 譯碼器

  上傳時間： 2013-07-23

  上傳用戶：葉山豪

• 基于FPGA的RS碼譯碼器的設計免費下載

  資源簡介：介紹了符合CCSDS標準的RS（255，223）碼譯碼器的硬件實現結構。譯碼器采用8位并行時域譯碼算法，主要包括了修正后的無逆BM迭代譯碼算法，錢搜索算法和Forney算法。采用了三級流水線結構實現，減小了譯碼器的時延，提高了譯碼的速率，使用了VHDL語言完成譯碼器...

  標簽： FPGA RS碼 譯碼器

  上傳時間： 2013-10-17

  上傳用戶：cc1915

• 基于FPGA的RS碼譯碼器的設計免費下載

  資源簡介：介紹了符合CCSDS標準的RS（255，223）碼譯碼器的硬件實現結構。譯碼器采用8位并行時域譯碼算法，主要包括了修正后的無逆BM迭代譯碼算法，錢搜索算法和Forney算法。采用了三級流水線結構實現，減小了譯碼器的時延，提高了譯碼的速率，使用了VHDL語言完成譯碼器...

  標簽： FPGA RS碼 譯碼器

  上傳時間： 2013-12-13

  上傳用戶：yzhl1988

• 三篇關于Viterbi FPGA編譯碼器的優化設計文檔： 1、Viterbi譯碼器的FPGA設計實現與優化.pdf 2、Viterbi譯碼器的低功耗設計.pdf 3、基于FPGA的高速并行Vit免費下載

  資源簡介：三篇關于Viterbi FPGA編譯碼器的優化設計文檔： 1、Viterbi譯碼器的FPGA設計實現與優化.pdf 2、Viterbi譯碼器的低功耗設計.pdf 3、基于FPGA的高速并行Viterbi譯碼器的設計與實現.pdf

  標簽： Viterbi FPGA Vit

  上傳時間： 2013-11-27

  上傳用戶：邶刖

• MIMO-GMC系統中Turbo譯碼器的設計及FPGA實現免費下載

  資源簡介：Turbo碼是一類并行級聯的系統卷積碼，它是在綜合級聯碼、最大后驗概率(MAP)譯碼、軟輸入軟輸出及迭代譯碼等理論基礎上的一種創新。Turbo碼的基本原理是通過對編碼器結構的巧妙設計，多個子碼通過交織器隔離進行并行級聯編碼輸出，增大了碼距。譯碼器則以類似...

  標簽： MIMO-GMC Turbo FPGA

  上傳時間： 2013-04-24

  上傳用戶：shanml

• LTE標準下Turbo碼編譯碼器的集成設計免費下載

  資源簡介：針對固定碼長Turbo碼適應性差的缺點，以LTE為應用背景，提出了一種幀長可配置的Turbo編譯碼器的FPGA實現方案。該設計可以依據具體的信道環境和速率要求調節信息幀長，平衡譯碼性能和系統時延。方案采用“自頂向下”的設計思想和“自底而上”的實現方法，對 Tu...

  標簽： Turbo LTE 標準 編譯碼器

  上傳時間： 2013-10-28

  上傳用戶：d815185728

• LTE標準下Turbo碼編譯碼器的集成設計免費下載

  資源簡介：針對固定碼長Turbo碼適應性差的缺點，以LTE為應用背景，提出了一種幀長可配置的Turbo編譯碼器的FPGA實現方案。該設計可以依據具體的信道環境和速率要求調節信息幀長，平衡譯碼性能和系統時延。方案采用“自頂向下”的設計思想和“自底而上”的實現方法，對 Tu...

  標簽： Turbo LTE 標準 編譯碼器

  上傳時間： 2013-10-08

  上傳用戶：回電話#

• RS編譯碼器的設計與FPGA實現免費下載

  資源簡介：Reed-Solomon碼(簡稱RS碼)是一種具有很強糾正突發和隨機錯誤能力的信道編碼方式，在深空通信、移動通信、磁盤陣列以及數字視頻廣播(DVB)等系統中具有廣泛的應用。 本文簡要介紹了有限域基本運算的算法和常用的RS編碼算法，分析了改進后的Euclid算法和改進后的...

  標簽： FPGA RS編譯碼

  上傳時間： 2013-06-11

  上傳用戶：奇奇奔奔

• RS（255，223）譯碼器的FPGA實現及其性能測試免費下載

  資源簡介：　　本課題首先研究了常規的RS譯碼器的算法，確定在關鍵方程的計算中采用一種新改進的BM算法，然后提出了基于復數基的有限域快速并行乘法器和利用冪指數相減進行除法計算的有限域除法器，通過這些優化方法提高了RS譯碼器的速度，減少了譯碼延時和硬件資源使用...

  標簽： FPGA 255 223 譯碼器

  上傳時間： 2013-06-29

  上傳用戶：gokk