相 關(guān) 資 源

• decoder3_8實(shí)現(xiàn)了FPGA或CPLD 實(shí)現(xiàn)3-8譯碼器的功能免費(fèi)下載

  資源簡介：decoder3_8實(shí)現(xiàn)了FPGA或CPLD 實(shí)現(xiàn)3-8譯碼器的功能

  標(biāo)簽： decoder FPGA CPLD 譯碼器

  上傳時(shí)間： 2014-01-07

  上傳用戶：x4587

• 1、本程序模仿3/8譯碼器的功能 2、由撥碼開關(guān)輸入免費(fèi)下載

  資源簡介：1、本程序模仿3/8譯碼器的功能 2、由撥碼開關(guān)輸入，led輸出。

  標(biāo)簽： 程序 模 撥碼開關(guān) 譯碼器

  上傳時(shí)間： 2015-09-09

  上傳用戶：caixiaoxu26

• 這是老師給的3—8譯碼器的源程序免費(fèi)下載

  資源簡介：這是老師給的3—8譯碼器的源程序，自己剛才調(diào)試過了，真的成功了，哈哈……，有需要就看看吧

  標(biāo)簽： 譯碼器 源程序

  上傳時(shí)間： 2014-07-26

  上傳用戶：星仔

• 3-8譯碼器的仿真實(shí)驗(yàn)。本實(shí)驗(yàn)選用的仿真開發(fā)軟件是MAX+plus II Version 9.3免費(fèi)下載

  資源簡介：3-8譯碼器的仿真實(shí)驗(yàn)。本實(shí)驗(yàn)選用的仿真開發(fā)軟件是MAX+plus II Version 9.3，原理圖源文件保存在MyProject目錄中，為138decoder.gdf，另有我寫的實(shí)驗(yàn)報(bào)告，呵呵，適合仿真入門

  標(biāo)簽： Version plus MAX 9.3

  上傳時(shí)間： 2016-12-14

  上傳用戶：米卡

• 采用CASE語句設(shè)計(jì)3-8譯碼器的示例程序免費(fèi)下載

  資源簡介：采用CASE語句設(shè)計(jì)3-8譯碼器的示例程序

  標(biāo)簽： CASE 譯碼器 程序

  上傳時(shí)間： 2013-12-23

  上傳用戶：Late_Li

• 用VERILOG語言實(shí)現(xiàn)了常用3-8譯碼器.免費(fèi)下載

  資源簡介：用VERILOG語言實(shí)現(xiàn)了常用3-8譯碼器.

  標(biāo)簽： VERILOG 語言 譯碼器

  上傳時(shí)間： 2014-01-19

  上傳用戶：xg262122

• 這是一個(gè)用c51做的數(shù)字鐘源代碼,實(shí)現(xiàn)了時(shí)間設(shè)置,鬧鈴設(shè)置等一系列鐘表的功能,并付上了硬件原理圖,供大家學(xué)習(xí)和參考,我的qq:9577287免費(fèi)下載

  資源簡介：這是一個(gè)用c51做的數(shù)字鐘源代碼,實(shí)現(xiàn)了時(shí)間設(shè)置,鬧鈴設(shè)置等一系列鐘表的功能,并付上了硬件原理圖,供大家學(xué)習(xí)和參考,我的qq:9577287

  標(biāo)簽： 9577287 c51 qq 數(shù)字

  上傳時(shí)間： 2015-04-30

  上傳用戶：rishian

• 本文件是利用verilog實(shí)現(xiàn)的3-8譯碼器免費(fèi)下載

  資源簡介：本文件是利用verilog實(shí)現(xiàn)的3-8譯碼器

  標(biāo)簽： verilog 譯碼器

  上傳時(shí)間： 2013-12-16

  上傳用戶：ecooo

• 3-8譯碼器地簡單實(shí)現(xiàn)免費(fèi)下載

  資源簡介：3-8譯碼器地簡單實(shí)現(xiàn)，采用QUARTUSii5.0環(huán)境編譯

  標(biāo)簽： 譯碼器

  上傳時(shí)間： 2016-09-30

  上傳用戶：rishian

• 本程序主要實(shí)現(xiàn)了動態(tài)獲取多個(gè)共享ACCESS數(shù)據(jù)庫數(shù)據(jù)的功能免費(fèi)下載

  資源簡介：本程序主要實(shí)現(xiàn)了動態(tài)獲取多個(gè)共享ACCESS數(shù)據(jù)庫數(shù)據(jù)的功能，采用控件數(shù)組的方式，動態(tài)創(chuàng)建TADOConnection，然后建立連接。查詢時(shí)遍歷所有的TADOConnection。

  標(biāo)簽： ACCESS 程序 動態(tài) 數(shù)據(jù)庫

  上傳時(shí)間： 2014-01-04

  上傳用戶：四只眼

• 按鍵掃描 51單片機(jī)加8279 8279通過74LS 138譯碼器擴(kuò)展4×4鍵盤、6位顯示器。 由3-8譯碼器對SL0～SL2譯出鍵掃描線免費(fèi)下載

  資源簡介：按鍵掃描 51單片機(jī)加8279 8279通過74LS 138譯碼器擴(kuò)展4×4鍵盤、6位顯示器。 由3-8譯碼器對SL0～SL2譯出鍵掃描線，由另一3-8譯碼器譯出顯示器的位掃描線，并采用了編碼掃描方式。 為了防止出現(xiàn)重鍵現(xiàn)象，掃描輸出線高位SL3不參加鍵掃描譯碼。CPU對8279的監(jiān)...

  標(biāo)簽： 8279 138 SL0 SL2

  上傳時(shí)間： 2014-01-25

  上傳用戶：skfreeman

• vhdl的3-8譯碼器免費(fèi)下載

  資源簡介：vhdl的3-8譯碼器

  標(biāo)簽： vhdl 譯碼器

  上傳時(shí)間： 2014-01-03

  上傳用戶：llandlu

• 條屏控制器的CPLD編程,主要完成移位寄存器、編碼器和譯碼器的功能免費(fèi)下載

  資源簡介：條屏控制器的CPLD編程,主要完成移位寄存器、編碼器和譯碼器的功能

  標(biāo)簽： CPLD 控制器 編程 移位寄存器

  上傳時(shí)間： 2015-05-12

  上傳用戶：hopy

• 3-8譯碼器,BCD碼轉(zhuǎn)換10進(jìn)制,計(jì)數(shù)器免費(fèi)下載

  資源簡介：3-8譯碼器,BCD碼轉(zhuǎn)換10進(jìn)制,計(jì)數(shù)器

  標(biāo)簽： BCD 譯碼器 計(jì)數(shù)器 轉(zhuǎn)換

  上傳時(shí)間： 2014-08-12

  上傳用戶：Andy123456

• 3-8譯碼器學(xué)校課程設(shè)計(jì)上載以大家共享免費(fèi)下載

  資源簡介：3-8譯碼器學(xué)校課程設(shè)計(jì)上載以大家共享，如有不足請多指教

  標(biāo)簽： 譯碼器 家

  上傳時(shí)間： 2013-11-28

  上傳用戶：csgcd001

• 用VHDL設(shè)計(jì)的3-8譯碼器免費(fèi)下載

  資源簡介：用VHDL設(shè)計(jì)的3-8譯碼器，精簡~！

  標(biāo)簽： VHDL 譯碼器

  上傳時(shí)間： 2014-01-27

  上傳用戶：chens000

• 譯碼器的邏輯功能是將已賦予特定含義的一組二進(jìn)制輸入代碼的原意"翻譯"出來,變成對應(yīng)的輸出高低電平信號.該程序?yàn)?-8譯碼器.基于VHDL,其開發(fā)環(huán)境是MAXPLUS2.免費(fèi)下載

  資源簡介：譯碼器的邏輯功能是將已賦予特定含義的一組二進(jìn)制輸入代碼的原意"翻譯"出來,變成對應(yīng)的輸出高低電平信號.該程序?yàn)?-8譯碼器.基于VHDL,其開發(fā)環(huán)境是MAXPLUS2.

  標(biāo)簽： MAXPLUS VHDL 譯碼器 二進(jìn)制

  上傳時(shí)間： 2013-12-23

  上傳用戶：lepoke

• 基于FPGA自適應(yīng)高速RS編譯碼器的IP核設(shè)計(jì)免費(fèi)下載

  資源簡介：基于FPGA自適應(yīng)高速RS編譯碼器的IP核設(shè)計(jì)

  標(biāo)簽： FPGA 高速RS編譯碼器 IP核

  上傳時(shí)間： 2016-05-10

  上傳用戶：asdkin

• max-plus2 編寫的3-8譯碼器免費(fèi)下載

  資源簡介：max-plus2 編寫的3-8譯碼器

  標(biāo)簽： max-plus 編寫 譯碼器

  上傳時(shí)間： 2016-05-17

  上傳用戶：小眼睛LSL

• 利用CASE語句的3-8譯碼器,3個(gè)為數(shù)據(jù)輸入,3個(gè)為控制端,分別為S1,S2,S3,輸出數(shù)據(jù)為八位免費(fèi)下載

  資源簡介：利用CASE語句的3-8譯碼器,3個(gè)為數(shù)據(jù)輸入,3個(gè)為控制端,分別為S1,S2,S3,輸出數(shù)據(jù)為八位

  標(biāo)簽： CASE 譯碼器 數(shù)據(jù) 控制

  上傳時(shí)間： 2017-01-23

  上傳用戶：lwwhust

• 3-8譯碼器和8-3BCD七段顯示譯碼器免費(fèi)下載

  資源簡介：3-8譯碼器和8-3BCD七段顯示譯碼器

  標(biāo)簽： BCD 譯碼器 顯示譯碼器

  上傳時(shí)間： 2013-12-24

  上傳用戶：xhz1993

• 3-8譯碼器設(shè)計(jì) 4選1數(shù)據(jù)選擇器設(shè)計(jì) 4位比較器設(shè)計(jì) 七人表決器設(shè)計(jì) 計(jì)數(shù)器設(shè)計(jì) 交通燈信號控制器設(shè)計(jì)免費(fèi)下載

  資源簡介：3-8譯碼器設(shè)計(jì) 4選1數(shù)據(jù)選擇器設(shè)計(jì) 4位比較器設(shè)計(jì) 七人表決器設(shè)計(jì) 計(jì)數(shù)器設(shè)計(jì) 交通燈信號控制器設(shè)計(jì)

  標(biāo)簽： 譯碼器 數(shù)據(jù)選擇器 交通燈 信號

  上傳時(shí)間： 2017-08-13

  上傳用戶：Thuan

• 3-8譯碼器74HC138芯片手冊免費(fèi)下載

  資源簡介：3-8譯碼器74HC138芯片手冊，有需要的可以參考！

  標(biāo)簽： 譯碼器 74hc138

  上傳時(shí)間： 2022-03-31

  上傳用戶：qdxqdxqdxqdx

• 在FPGA或CPLD上實(shí)現(xiàn)的一中非常實(shí)用的倍頻電路免費(fèi)下載

  資源簡介：在FPGA或CPLD上實(shí)現(xiàn)的一中非常實(shí)用的倍頻電路，只要輸入頻率高，精度就很高

  標(biāo)簽： FPGA CPLD 倍頻電路

  上傳時(shí)間： 2014-08-30

  上傳用戶：jkhjkh1982

• 　　本文提出了加快發(fā)展之路 　　從理論設(shè)計(jì),通過Matlab / Simulink環(huán)境 　　在定點(diǎn)算法對其行為模擬的 　　在FPGA或定制實(shí)現(xiàn)硅片。這個(gè)了 　　實(shí)現(xiàn)了netlist移植的Sim免費(fèi)下載

  資源簡介：　　本文提出了加快發(fā)展之路 　　從理論設(shè)計(jì),通過Matlab / Simulink環(huán)境 　　在定點(diǎn)算法對其行為模擬的 　　在FPGA或定制實(shí)現(xiàn)硅片。這個(gè)了 　　實(shí)現(xiàn)了netlist移植的Simulink系統(tǒng) 　　描述成的硬件描述語言[VHDL]。在這個(gè)例子中,這個(gè) 　　Simulink-to-VH...

  標(biāo)簽： Simulink netlist Matlab FPGA

  上傳時(shí)間： 2017-03-09

  上傳用戶：duoshen1989

• 采用Verilog語言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來免費(fèi)下載

  資源簡介：采用Verilog語言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來

  標(biāo)簽： Verilog FPGA 語言 控制

  上傳時(shí)間： 2013-09-01

  上傳用戶：喵米米米

• （2，1，9）軟判決Viterbi譯碼器的設(shè)計(jì)與FPGA實(shí)現(xiàn)免費(fèi)下載

  資源簡介：卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點(diǎn)，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器...

  標(biāo)簽： Viterbi FPGA 軟判決 譯碼器

  上傳時(shí)間： 2013-07-23

  上傳用戶：葉山豪

• 描述了用CoolRunner CPLD實(shí)現(xiàn)mp3 player的一種方法免費(fèi)下載

  資源簡介：描述了用CoolRunner CPLD實(shí)現(xiàn)mp3 player的一種方法，值得學(xué)習(xí)

  標(biāo)簽： CoolRunner player CPLD mp3

  上傳時(shí)間： 2013-08-28

  上傳用戶：chenhr

• 采用Verilog語言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來免費(fèi)下載

  資源簡介：采用Verilog語言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來

  標(biāo)簽： Verilog FPGA 語言 控制

  上傳時(shí)間： 2013-12-25

  上傳用戶：小鵬

• 三篇關(guān)于Viterbi FPGA編譯碼器的優(yōu)化設(shè)計(jì)文檔： 1、Viterbi譯碼器的FPGA設(shè)計(jì)實(shí)現(xiàn)與優(yōu)化.pdf 2、Viterbi譯碼器的低功耗設(shè)計(jì).pdf 3、基于FPGA的高速并行Vit免費(fèi)下載

  資源簡介：三篇關(guān)于Viterbi FPGA編譯碼器的優(yōu)化設(shè)計(jì)文檔： 1、Viterbi譯碼器的FPGA設(shè)計(jì)實(shí)現(xiàn)與優(yōu)化.pdf 2、Viterbi譯碼器的低功耗設(shè)計(jì).pdf 3、基于FPGA的高速并行Viterbi譯碼器的設(shè)計(jì)與實(shí)現(xiàn).pdf

  標(biāo)簽： Viterbi FPGA Vit

  上傳時(shí)間： 2013-11-27

  上傳用戶：邶刖