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  資源簡介：RTL 異步數(shù)據(jù)傳送模塊 用verilog HDL 語言描述 輸入為八比特?cái)?shù)據(jù)，執(zhí)行操作后異步每比特輸出。

  標(biāo)簽： verilog RTL HDL 數(shù)據(jù)傳送

  上傳時(shí)間： 2013-12-23

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• 本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用verilog HDL語言描述.免費(fèi)下載

  資源簡介：本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用verilog HDL語言描述.

  標(biāo)簽： verilog HDL 程序 全加器

  上傳時(shí)間： 2013-12-03

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• 減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用verilog HDL語言設(shè)計(jì)一個(gè)計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能免費(fèi)下載

  資源簡介：減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用verilog HDL語言設(shè)計(jì)一個(gè)計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能，可以進(jìn)行自增和自減計(jì)數(shù)，其計(jì)數(shù)周期為2^N（N為二進(jìn)制位數(shù)）。 二、設(shè)計(jì)原理 輸入/輸出說明： d：異步置數(shù)數(shù)據(jù)輸入； q：當(dāng)前計(jì)數(shù)器數(shù)據(jù)輸出； clock：時(shí)鐘脈沖...

  標(biāo)簽： verilog 計(jì)數(shù)器 HDL 減

  上傳時(shí)間： 2015-03-28

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• 數(shù)字時(shí)鐘顯示模塊,用verilog HDL 實(shí)現(xiàn)免費(fèi)下載

  資源簡介：數(shù)字時(shí)鐘顯示模塊,用verilog HDL 實(shí)現(xiàn)

  標(biāo)簽： verilog HDL 數(shù)字時(shí)鐘 顯示模塊

  上傳時(shí)間： 2016-03-03

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• 這是用verilog HDL編好的2選一數(shù)據(jù)選擇器 可以直接使用 沒有密碼免費(fèi)下載

  資源簡介：這是用verilog HDL編好的2選一數(shù)據(jù)選擇器 可以直接使用 沒有密碼

  標(biāo)簽： verilog HDL 數(shù)據(jù)選擇器 密碼

  上傳時(shí)間： 2014-01-25

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• 用verilog HDL語言編寫的交通燈程序免費(fèi)下載

  資源簡介：這是一個(gè)用verilog HDL語言編寫的交通燈程序。可以用Quartus II運(yùn)行。

  標(biāo)簽： verilog HDL 語言 編寫

  上傳時(shí)間： 2013-08-19

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• 用verilog HDL 語言編寫的播放梁祝的程序免費(fèi)下載

  資源簡介：用verilog HDL 語言編寫的播放梁祝的程序

  標(biāo)簽： verilog HDL 語言 編寫

  上傳時(shí)間： 2015-05-24

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• 用verilog HDL 語言寫的在LCD液晶上顯示文字的源程序免費(fèi)下載

  資源簡介：用verilog HDL 語言寫的在LCD液晶上顯示文字的源程序

  標(biāo)簽： verilog HDL LCD 語言

  上傳時(shí)間： 2014-01-26

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• 本文件提供了用verilog HDL語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.免費(fèi)下載

  資源簡介：本文件提供了用verilog HDL語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

  標(biāo)簽： verilog 加法器 HDL 進(jìn)位

  上傳時(shí)間： 2013-12-17

  上傳用戶：ynwbosss

• 用verilog HDL硬件描述語言實(shí)現(xiàn)多人搶答器功能免費(fèi)下載

  資源簡介：用verilog HDL硬件描述語言實(shí)現(xiàn)多人搶答器功能，有計(jì)時(shí)，計(jì)分，報(bào)警等功能。

  標(biāo)簽： verilog HDL 硬件描述語言 搶答器

  上傳時(shí)間： 2015-11-25

  上傳用戶：1427796291

• actel A3P250 fpga用verilog HDL語言實(shí)現(xiàn)串口功能的源代碼免費(fèi)下載

  資源簡介：actel A3P250 fpga用verilog HDL語言實(shí)現(xiàn)串口功能的源代碼

  標(biāo)簽： verilog A3P250 actel fpga

  上傳時(shí)間： 2013-12-23

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• 是幾個(gè)用verilog HDL語言編寫的源代碼（里面包括實(shí)現(xiàn)濾波器等）免費(fèi)下載

  資源簡介：是幾個(gè)用verilog HDL語言編寫的源代碼（里面包括實(shí)現(xiàn)濾波器等），對(duì)想學(xué)習(xí)這個(gè)語言的朋友很有幫助！

  標(biāo)簽： verilog HDL 語言 編寫

  上傳時(shí)間： 2016-05-22

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• 這是一個(gè)用verilog HDL語言編寫的交通燈程序。可以用Quartus II運(yùn)行。免費(fèi)下載

  資源簡介：這是一個(gè)用verilog HDL語言編寫的交通燈程序。可以用Quartus II運(yùn)行。

  標(biāo)簽： verilog Quartus HDL 語言

  上傳時(shí)間： 2014-01-13

  上傳用戶：tonyshao

• 這是我用verilog HDL語言寫的浮點(diǎn)乘法器,用的是基4的booth算法,對(duì)于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.免費(fèi)下載

  資源簡介：這是我用verilog HDL語言寫的浮點(diǎn)乘法器,用的是基4的booth算法,對(duì)于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.

  標(biāo)簽： verilog booth HDL 家

  上傳時(shí)間： 2013-11-29

  上傳用戶：jjj0202

• 我們的課程設(shè)計(jì),三層電梯控制器模擬程序.用verilog HDL語言編寫免費(fèi)下載

  資源簡介：我們的課程設(shè)計(jì),三層電梯控制器模擬程序.用verilog HDL語言編寫

  標(biāo)簽： verilog HDL 三層電梯 控制器

  上傳時(shí)間： 2016-10-31

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• 16階FIR濾波器--本設(shè)計(jì)用verilog HDL語言串行DA算法實(shí)現(xiàn)16階有限頻率響應(yīng)濾波器！免費(fèi)下載

  資源簡介：16階FIR濾波器--本設(shè)計(jì)用verilog HDL語言串行DA算法實(shí)現(xiàn)16階有限頻率響應(yīng)濾波器！

  標(biāo)簽： verilog FIR HDL 濾波器

  上傳時(shí)間： 2016-11-26

  上傳用戶：moshushi0009

• 用verilog HDL 硬件描述語言寫的一個(gè)范例程序免費(fèi)下載

  資源簡介：用verilog HDL 硬件描述語言寫的一個(gè)范例程序，led的，擴(kuò)展性極強(qiáng)，歡迎大家下載使用。

  標(biāo)簽： verilog HDL 硬件描述語言 范例

  上傳時(shí)間： 2013-12-20

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• 海爾布倫 訪問狀態(tài)機(jī) 設(shè)計(jì) 用FSM方式 verilog HDL 語言描述免費(fèi)下載

  資源簡介：海爾布倫 訪問狀態(tài)機(jī) 設(shè)計(jì) 用FSM方式 verilog HDL 語言描述

  標(biāo)簽： verilog FSM HDL 海爾

  上傳時(shí)間： 2017-07-13

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• 用verilog HDL語言編寫的家用空調(diào)溫度控制器免費(fèi)下載

  資源簡介：用verilog HDL語言編寫的家用空調(diào)溫度控制器，可實(shí)現(xiàn)手動(dòng)，自動(dòng)控制兩種模式，并可實(shí)現(xiàn)報(bào)警功能。

  標(biāo)簽： verilog HDL 語言 編寫

  上傳時(shí)間： 2013-12-24

  上傳用戶：894898248

• 數(shù)字電子鐘的verilog HDL語言描述。免費(fèi)下載

  資源簡介：數(shù)字電子鐘的verilog HDL語言描述。

  標(biāo)簽： verilog HDL 數(shù)字電子鐘 語言

  上傳時(shí)間： 2014-01-12

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• 有實(shí)驗(yàn)結(jié)果,用MOSIN6編寫的,是verilog HDL語言實(shí)現(xiàn)的. 練習(xí)三 利用條件語句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路 實(shí)驗(yàn)?zāi)康模? 1. 掌握條件語句在簡單時(shí)序模塊設(shè)計(jì)中的使用； 2. 學(xué)習(xí)在Ver免費(fèi)下載

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  標(biāo)簽： verilog MOSIN6 HDL Ver

  上傳時(shí)間： 2016-11-19

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• 用verilog HDL編寫的并串轉(zhuǎn)換模塊免費(fèi)下載

  資源簡介：用verilog HDL編寫的并串轉(zhuǎn)換模塊，在ISE軟件仿真過，也可綜合

  標(biāo)簽： verilog HDL 編寫 轉(zhuǎn)換模塊

  上傳時(shí)間： 2014-10-10

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• 在微型計(jì)算機(jī)系統(tǒng)中, CPU與外部的基本通信方式有兩種,一種是并行通信即數(shù)據(jù)的各位同 時(shí)傳送,其優(yōu)點(diǎn)是傳輸速度較快,但數(shù)據(jù)有多少位就需要多少條傳送線 而串行通信中數(shù)據(jù)一位一位順序傳 送,能節(jié)省傳送免費(fèi)下載

  資源簡介：在微型計(jì)算機(jī)系統(tǒng)中, CPU與外部的基本通信方式有兩種,一種是并行通信即數(shù)據(jù)的各位同 時(shí)傳送,其優(yōu)點(diǎn)是傳輸速度較快,但數(shù)據(jù)有多少位就需要多少條傳送線 而串行通信中數(shù)據(jù)一位一位順序傳 送,能節(jié)省傳送線. 用verilog HDL語言實(shí)現(xiàn)了串并、并串通信接口之間的轉(zhuǎn)...

  標(biāo)簽： 傳送 數(shù)據(jù) CPU 微型計(jì)算機(jī)

  上傳時(shí)間： 2013-12-24

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• verilog HDL語言實(shí)現(xiàn)CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼免費(fèi)下載

  資源簡介：verilog HDL語言實(shí)現(xiàn)CPLD-EPC240與電腦的串口通訊QUARTUS邏輯工程源碼?//本模塊的功能是驗(yàn)證實(shí)現(xiàn)和PC機(jī)進(jìn)行基本的串口通信的功能。需要在//PC機(jī)上安裝一個(gè)串口調(diào)試工具來驗(yàn)證程序的功能。//程序?qū)崿F(xiàn)了一個(gè)收發(fā)一幀10個(gè)bit（即無奇偶校驗(yàn)位）的串口控//制器，...

  標(biāo)簽： verilog HDL cpld 串口通訊 quartus

  上傳時(shí)間： 2022-02-18

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• 用verilog HDL寫的操作SRAM的源碼免費(fèi)下載

  資源簡介：用verilog HDL寫的操作SRAM的源碼

  標(biāo)簽： verilog SRAM HDL 操作

  上傳時(shí)間： 2015-02-07

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• 用verilog HDL實(shí)現(xiàn)曼徹斯特編碼的源碼免費(fèi)下載

  資源簡介：用verilog HDL實(shí)現(xiàn)曼徹斯特編碼的源碼

  標(biāo)簽： verilog HDL 曼徹斯特編碼 源碼

  上傳時(shí)間： 2013-12-29

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• 用verilog HDL實(shí)現(xiàn)I2C總線功能免費(fèi)下載

  資源簡介：用verilog HDL實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

  標(biāo)簽： verilog HDL I2C 總線

  上傳時(shí)間： 2013-12-28

  上傳用戶：ouyangtongze

• 用verilog HDL實(shí)現(xiàn)I2C總線功能免費(fèi)下載

  資源簡介：用verilog HDL實(shí)現(xiàn)I2C總線功能，對(duì)I2C總線有很大幫助

  標(biāo)簽： verilog HDL I2C 總線

  上傳時(shí)間： 2013-12-31

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• 用cpld實(shí)現(xiàn)曼徹斯特編碼 用verilog HDL進(jìn)行曼徹斯特編碼免費(fèi)下載

  資源簡介：用cpld實(shí)現(xiàn)曼徹斯特編碼 用verilog HDL進(jìn)行曼徹斯特編碼，用于通信中

  標(biāo)簽： verilog cpld HDL 曼徹斯特編碼

  上傳時(shí)間： 2015-05-02

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• 使用FPGA控制蜂鳴器的程序,用verilog HDL設(shè)計(jì),可以是蜂鳴器發(fā)出各種不同的聲音免費(fèi)下載

  資源簡介：使用FPGA控制蜂鳴器的程序,用verilog HDL設(shè)計(jì),可以是蜂鳴器發(fā)出各種不同的聲音

  標(biāo)簽： verilog FPGA HDL 蜂鳴器

  上傳時(shí)間： 2013-12-21

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