VHDL/FPGA/Verilog
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FPGA設(shè)計(jì)的USB1.1IP Core
FPGA設(shè)計(jì)的USB1.1IP Core,說明文檔也在里面了
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基于VHDL的串口通信 基于VHDL的串口通信
基于VHDL的串口通信 基于VHDL的串口通信
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VHDL數(shù)字鐘設(shè)計(jì)程序
設(shè)計(jì)要求
基本要求:
1、24小時(shí)計(jì)數(shù)顯示;
2、具有校時(shí)功能(時(shí)
VHDL數(shù)字鐘設(shè)計(jì)程序 設(shè)計(jì)要求 基本要求: 1、24小時(shí)計(jì)數(shù)顯示; 2、具有校時(shí)功能(時(shí),分) ; 附加要求: 1、實(shí)現(xiàn)鬧鐘功能(定時(shí),鬧響);
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最重要的是七個(gè)從簡(jiǎn)單到復(fù)雜的實(shí)驗(yàn)
最重要的是七個(gè)從簡(jiǎn)單到復(fù)雜的實(shí)驗(yàn),包括:基礎(chǔ)實(shí)驗(yàn)一_FPGA_LED 基礎(chǔ)實(shí)驗(yàn)二_seg7實(shí)驗(yàn)以及仿真 基礎(chǔ)實(shí)驗(yàn)三_SOPC_LED 基礎(chǔ)實(shí)驗(yàn)四_Flash燒寫 基礎(chǔ)實(shí)驗(yàn)五_定時(shí)器實(shí)驗(yàn) 基礎(chǔ)實(shí)驗(yàn)六_按鍵以及PIO口中斷實(shí)驗(yàn) 實(shí)驗(yàn)七_(dá)網(wǎng)卡使用 ...
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vhdl編程 實(shí)現(xiàn)移位寄存器。左移和右移
vhdl編程 實(shí)現(xiàn)移位寄存器。左移和右移
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vhdl編程 實(shí)現(xiàn)移位寄存器。左移和右移
vhdl編程 實(shí)現(xiàn)移位寄存器。左移和右移
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vhdl編程 實(shí)現(xiàn)移位寄存器 左移動(dòng)和右移動(dòng)
vhdl編程 實(shí)現(xiàn)移位寄存器 左移動(dòng)和右移動(dòng)
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vhdl編程的
vhdl編程的,移位寄存器,八位,支持左移,右移
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USB v1.1 RTL and design specification
USB v1.1 RTL and design specification
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這是二十四進(jìn)制計(jì)數(shù)器的源程序
這是二十四進(jìn)制計(jì)數(shù)器的源程序,有需要的同學(xué)可以參照一下!
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這是消除毛刺十進(jìn)制計(jì)數(shù)器的源程序
這是消除毛刺十進(jìn)制計(jì)數(shù)器的源程序,有需要的同學(xué)可以參照一下!
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信號(hào)處理FPGA實(shí)現(xiàn)參考,IEEE transaction 的一篇文章。主要針對(duì)信號(hào)處理中加窗、FFT、VSLI快速實(shí)現(xiàn)中誤差地等問題。
信號(hào)處理FPGA實(shí)現(xiàn)參考,IEEE transaction 的一篇文章。主要針對(duì)信號(hào)處理中加窗、FFT、VSLI快速實(shí)現(xiàn)中誤差地等問題。
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基于FPGA的USB2.0的實(shí)現(xiàn)方法
基于FPGA的USB2.0的實(shí)現(xiàn)方法,適用于急需開發(fā)usb2.0的人員
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這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的一個(gè)采用行為描述方式實(shí)現(xiàn)的分頻器
這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的一個(gè)采用行為描述方式實(shí)現(xiàn)的分頻器,通過兩個(gè)并行進(jìn)程對(duì)輸入信號(hào)CLK進(jìn)行8分頻,占空比為1:7
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這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的采用結(jié)構(gòu)化描述的四位全加器
這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的采用結(jié)構(gòu)化描述的四位全加器,通過四次映射一位全加器的方式實(shí)現(xiàn)了四位全加器的功能,并附有數(shù)碼顯示模塊,將全加器的運(yùn)算結(jié)果輸出到數(shù)碼管顯示。
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這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的采用結(jié)構(gòu)化描述的一個(gè)七人表決器
這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的采用結(jié)構(gòu)化描述的一個(gè)七人表決器,通過獨(dú)特的3次映射一位全加器的方法從而實(shí)現(xiàn)七人表決器的功能,與網(wǎng)絡(luò)上任何其他的七人表決器源碼決無雷同。
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基于VHDL編寫的SDR-SDRAM控制器的編程
基于VHDL編寫的SDR-SDRAM控制器的編程,目前是業(yè)界常用的RAM控制器
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基于VHDL編寫的DDR-SDRAM控制器的編程
基于VHDL編寫的DDR-SDRAM控制器的編程,目前是業(yè)界常用的RAM控制器
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xilinx3s400開發(fā)板廠家光盤源碼。按鍵防抖動(dòng)
xilinx3s400開發(fā)板廠家光盤源碼。按鍵防抖動(dòng)
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這是用VHDL語言編寫的3-8編碼器
這是用VHDL語言編寫的3-8編碼器,可以看到程序簡(jiǎn)單可行
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DE2-SRAM-IP-CORE
需要開發(fā)ip core的朋友可以參考哦
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DE2-SRAM-IP-CORE 需要開發(fā)ip core的朋友可以參考哦 ~
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OFDM系統(tǒng)中FFT的Verilog HDL 語言實(shí)現(xiàn)。
OFDM系統(tǒng)中FFT的Verilog HDL 語言實(shí)現(xiàn)。
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鍵盤掃描代碼
鍵盤掃描代碼,4*4,verilog的,謝謝大家支持
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用VHDL編寫的計(jì)算器:能實(shí)現(xiàn)簡(jiǎn)單的加減乘除四則運(yùn)算
用VHDL編寫的計(jì)算器:能實(shí)現(xiàn)簡(jiǎn)單的加減乘除四則運(yùn)算
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對(duì)外部輸入的高頻脈沖信號(hào)進(jìn)行分頻
對(duì)外部輸入的高頻脈沖信號(hào)進(jìn)行分頻,應(yīng)用于FPGA/CPLD .
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通用的基于狀態(tài)機(jī)的VHDL按鍵及信號(hào)去抖動(dòng)模塊
通用的基于狀態(tài)機(jī)的VHDL按鍵及信號(hào)去抖動(dòng)模塊,非常有用
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基于Xilinx Vertex2的可綜合的2048x10位的讀寫可控制FIFO模塊源代碼
基于Xilinx Vertex2的可綜合的2048x10位的讀寫可控制FIFO模塊源代碼,深度可控
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基于VHDL的10位定點(diǎn)數(shù)轉(zhuǎn)浮點(diǎn)數(shù)模塊源代碼
基于VHDL的10位定點(diǎn)數(shù)轉(zhuǎn)浮點(diǎn)數(shù)模塊源代碼,可綜合
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基于Verilog的完整SDRAM控制器時(shí)序代碼
基于Verilog的完整SDRAM控制器時(shí)序代碼
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驅(qū)動(dòng)時(shí)鐘加入了PLL,使得DDS的驅(qū)動(dòng)時(shí)鐘可變.32位的NCO使得DDS的分辨率可以做到Hz量級(jí)
驅(qū)動(dòng)時(shí)鐘加入了PLL,使得DDS的驅(qū)動(dòng)時(shí)鐘可變.32位的NCO使得DDS的分辨率可以做到Hz量級(jí)