Spi接口是一種外圍串行接口，主要由四根線組成：SDI（數(shù)據(jù)輸入），sDO（數(shù)據(jù)輸出）.
SCK（時(shí)鐘），cs（片選）。（1）SDO主機(jī)輸出/從機(jī)輸入。（2）SDI主機(jī)輸入/從機(jī)輸出。
（3）SCK-時(shí)鐘信號，由主設(shè)備產(chǎn)生。
（4）cs-從設(shè)備使能信號，由主設(shè)備控制。
在一個基于SPT的設(shè)備中，至少有一個主控設(shè)備。與普通的串行通訊不同，普通的串行通訊一次連續(xù)傳送至少8位數(shù)據(jù)，而SPI允許數(shù)據(jù)一位一位的傳送，甚至允許暫停，因?yàn)镾P的數(shù)據(jù)輸入和輸出線獨(dú)立，所以允許同時(shí)完成數(shù)據(jù)的輸入和輸出。在點(diǎn)對點(diǎn)的通信中，SPI接口不需要進(jìn)行尋址操作，且為全雙工通信，工作簡單高效。然而SPI接口也有缺點(diǎn)：沒有指定的流控制，沒有應(yīng)答機(jī)制確認(rèn)是否接收到數(shù)據(jù)。
SPI通訊是通過數(shù)據(jù)交換完成的。在主機(jī)提供的時(shí)鐘脈沖SCK下，SDI，SDO完成數(shù)據(jù)傳輸。數(shù)據(jù)輸出通過SDO線，在SCK時(shí)鐘上升沿或下降沿時(shí)改變，在緊接著的下降沿或上升沿被從機(jī)讀取，完成一位數(shù)據(jù)傳輸。輸入情況同理。因此，在至少8次時(shí)鐘信號的改變（上沿和下沿為一次），可以完成8位數(shù)據(jù)的傳輸。
資源簡介：spi協(xié)議的FPGA實(shí)現(xiàn)(Verlog).
上傳時(shí)間： 2016-05-13
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資源簡介：基于摩托羅拉單片機(jī)MC68HC11E的SPI總線的verilog實(shí)現(xiàn)
上傳時(shí)間： 2013-12-02
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資源簡介：spi協(xié)議的verilog編程，包括時(shí)鐘的產(chǎn)生模塊，控制模塊等
上傳時(shí)間： 2017-06-10
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資源簡介：spi協(xié)議的VHDL/verilog語言實(shí)現(xiàn)。
上傳時(shí)間： 2015-08-16
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資源簡介：基于spi協(xié)議的串口實(shí)現(xiàn)， 用 ｖｌｏｇ編寫．開發(fā)環(huán)境是modulesim！
上傳時(shí)間： 2013-12-20
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上傳時(shí)間： 2014-01-05
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上傳時(shí)間： 2016-05-13
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資源簡介：verilog實(shí)現(xiàn) spi接口的FPGA實(shí)現(xiàn) 通過仿真，修改后即可應(yīng)用
上傳時(shí)間： 2016-10-01
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資源簡介：SPI串行總線接口的verilog實(shí)現(xiàn)，詳細(xì)講解實(shí)現(xiàn)過程。
上傳時(shí)間： 2014-12-08
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上傳時(shí)間： 2017-05-08
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上傳時(shí)間： 2022-07-28
上傳用戶：zhaiyawei
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上傳時(shí)間： 2022-06-20
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上傳時(shí)間： 2013-11-23
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資源簡介：spi協(xié)議的驅(qū)動程序源代碼
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上傳用戶：三人用菜
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上傳用戶：sjyy1001
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