基于Verilog 的ADC0809和DAC0832程序,可以用于測(cè)試這兩個(gè)芯片是否能正常工作。同時(shí)通過(guò)數(shù)碼管顯示出當(dāng)前電位器的電壓
資源簡(jiǎn)介:這是一段控制1394芯片的cpld的Verilog程序,可以參考,在實(shí)際項(xiàng)目中已經(jīng)采用.
上傳時(shí)間: 2013-09-04
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資源簡(jiǎn)介:這是一段控制1394芯片的cpld的Verilog程序,可以參考,在實(shí)際項(xiàng)目中已經(jīng)采用.
上傳時(shí)間: 2015-03-14
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資源簡(jiǎn)介:uart d的Verilog 程序,可以實(shí)現(xiàn)普通串口功能
上傳時(shí)間: 2013-12-29
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資源簡(jiǎn)介:這是PCM電話傳輸系統(tǒng)模型的Verilog程序,是一個(gè)modlesim開發(fā)環(huán)境下的工程文件,并有波形仿真結(jié)果.
上傳時(shí)間: 2014-07-07
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資源簡(jiǎn)介:這是一個(gè)rs譯碼器的Verilog程序運(yùn)行于quatus
上傳時(shí)間: 2015-05-31
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資源簡(jiǎn)介:一個(gè)模擬視頻輸入轉(zhuǎn)VGA視頻輸出的Verilog程序,視頻解碼芯片采用ADV7181B,VGA DAC采用ADV7123,強(qiáng)力推薦
上傳時(shí)間: 2014-06-01
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資源簡(jiǎn)介:turbo碼的Verilog程序,有意者請(qǐng)下載。
上傳時(shí)間: 2013-12-18
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資源簡(jiǎn)介:Verilog程序,實(shí)現(xiàn)兩個(gè)16bit數(shù)乘法,采用booth算法,基于狀態(tài)機(jī)實(shí)現(xiàn),分層次為datapath和controller兩個(gè)子模塊,testBench測(cè)試通過(guò)
上傳時(shí)間: 2015-08-13
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資源簡(jiǎn)介:Verilog 程序例子 王金明:《Verilog HDL程序設(shè)計(jì)教程》程序例子,帶說(shuō)明。
上傳時(shí)間: 2014-01-08
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資源簡(jiǎn)介:這是一個(gè)數(shù)字時(shí)鐘的Verilog程序 仿真通過(guò) 能實(shí)現(xiàn)秒 分 時(shí) 計(jì)時(shí)
上傳時(shí)間: 2013-12-19
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資源簡(jiǎn)介:FIFO的Verilog程序 已在modelsim中編譯通過(guò) 并且可以通過(guò)DC進(jìn)行綜合
上傳時(shí)間: 2015-11-22
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資源簡(jiǎn)介:c54x的Verilog程序代碼 也是opencoreip
上傳時(shí)間: 2015-11-30
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資源簡(jiǎn)介:ALTERA關(guān)于CCD的一些Verilog程序,都通過(guò)運(yùn)行無(wú)誤的。
上傳時(shí)間: 2015-12-03
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資源簡(jiǎn)介:一個(gè)好用的I2C接口master的Verilog程序。
上傳時(shí)間: 2013-12-31
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資源簡(jiǎn)介:Verilog 程序, 實(shí)現(xiàn)4階 fir-filter濾波器。
上傳時(shí)間: 2016-02-01
上傳用戶:趙云興
資源簡(jiǎn)介:自己編制的加法器的Verilog程序 希望對(duì)大家有所幫助
上傳時(shí)間: 2016-02-07
上傳用戶:李夢(mèng)晗
資源簡(jiǎn)介:異步fifo的Verilog程序,含有測(cè)試平臺(tái)
上傳時(shí)間: 2016-02-17
上傳用戶:z754970244
資源簡(jiǎn)介:FPGA實(shí)現(xiàn)RS-232串口收發(fā)的Verilog程序,已經(jīng)調(diào)通。
上傳時(shí)間: 2014-10-30
上傳用戶:gdgzhym
資源簡(jiǎn)介:自動(dòng)門控制的Verilog程序,可以下載到FPGA上運(yùn)行,實(shí)現(xiàn)對(duì)門開門、關(guān)門的自動(dòng)控制。
上傳時(shí)間: 2016-04-08
上傳用戶:qq521
資源簡(jiǎn)介:8讀8寫SDRAM Verilog 程序
上傳時(shí)間: 2016-05-09
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資源簡(jiǎn)介:這里有大量的Verilog程序,希望給初學(xué)者提供幫助
上傳時(shí)間: 2014-01-08
上傳用戶:784533221
資源簡(jiǎn)介:I2c中通信的從機(jī)發(fā)送和接收信息的Verilog程序測(cè)試模塊,用Modelsim仿真通過(guò)
上傳時(shí)間: 2014-01-26
上傳用戶:tuilp1a
資源簡(jiǎn)介:fir濾波器的Verilog程序,看看吧,還不錯(cuò)!
上傳時(shí)間: 2016-06-11
上傳用戶:ve3344
資源簡(jiǎn)介:運(yùn)行在FPGA上的Verilog程序,實(shí)現(xiàn)對(duì)ADC的控制。在控制模塊提供的時(shí)鐘及控制信號(hào)下工作,完成模擬信號(hào)的量化和編碼。
上傳時(shí)間: 2014-01-19
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資源簡(jiǎn)介:cordic Verilog 程序及仿真結(jié)果 8級(jí)流水線
上傳時(shí)間: 2014-01-17
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資源簡(jiǎn)介:一個(gè)異步的FIFO的Verilog程序,有測(cè)試程序
上傳時(shí)間: 2016-08-14
上傳用戶:1966640071
資源簡(jiǎn)介:I2C總線的Verilog 程序,非常有用,已經(jīng)經(jīng)過(guò)驗(yàn)證。
上傳時(shí)間: 2016-09-16
上傳用戶:weiwolkt
資源簡(jiǎn)介:Verilog程序設(shè)計(jì)教程,適合初學(xué)者。
上傳時(shí)間: 2016-09-17
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資源簡(jiǎn)介:msk的Verilog程序 利用FPGA實(shí)現(xiàn)
上傳時(shí)間: 2014-01-08
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資源簡(jiǎn)介:ofdm的Verilog程序 利用FPGA實(shí)現(xiàn)
上傳時(shí)間: 2013-12-11
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