使用VHDL語言實現通用N倍奇數分頻功能,修改相應參數即可實現任意奇數分頻,代碼簡單,使用方便……
資源簡介:標簽: Verilog 分頻器 N倍奇數分頻器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (
上傳時間: 2014-01-12
上傳用戶:nanxia
資源簡介:VHDL N-0.5分頻方法設計,可以輸入任意數值N,即分得到N-0.5的頻率。
上傳時間: 2014-06-23
上傳用戶:一諾88
資源簡介:這是用VHDL 語言編寫的參數可以直接設置的2n倍時鐘分頻器,在運用時,不需要閱讀VHDL源代碼,只需要把clk_div2n.vhd加入當前工程便可以直接調用clk_div2n.bsf。
上傳時間: 2015-08-23
上傳用戶:xinyuzhiqiwuwu
資源簡介:任意N進制分頻器的標準VHDL代碼(原創)
上傳時間: 2013-12-25
上傳用戶:洛木卓
資源簡介:常用1、3、5及任意奇數分頻器的VHDL代碼實現(原創)
上傳時間: 2013-12-26
上傳用戶:rishian
資源簡介:本文介紹了兩種分頻系數為整數或半整數的可控分頻器的設計方法。其中之一可以實現50%的奇數分頻。利用VHDL語言編程,并用QUARTERS||4.0進行仿真,用 FPGA 芯片實現。 關鍵詞:半整數,可控分頻器,VHDL, FPGA
上傳時間: 2015-11-27
上傳用戶:tyler
資源簡介:VHDL實現50%占空比。并且是奇數分頻。
上傳時間: 2015-12-29
上傳用戶:watch100
資源簡介:奇數分頻和倍頻,只需修改參數就可以實現較難得基數分頻和倍頻
上傳時間: 2014-01-07
上傳用戶:xc216
資源簡介:奇數分頻和倍頻(只需修改參數就可以實現較難得基數分頻和倍頻)
上傳時間: 2013-12-17
上傳用戶:zhangyi99104144
資源簡介:奇數分頻:2.2倍分頻,其他任意奇數倍的分頻可擴展得到.
上傳時間: 2017-02-17
上傳用戶:hfmm633
資源簡介:任意奇數分頻,只要修改N即可實現 可驗證
上傳時間: 2014-01-20
上傳用戶:sssl
資源簡介:利用VHDL語言描述的5分頻器(改變程序中m1,m2值,可作為任意奇數分頻器)
上傳時間: 2013-12-23
上傳用戶:稀世之寶039
資源簡介:用于FPGA的N+0.5分頻代碼,可以用來進行非整數分頻!
上傳時間: 2013-08-06
上傳用戶:weixiao99
資源簡介:VHDL語言的高頻時鐘分頻模塊。一種新的分頻器實現方法。
上傳時間: 2013-08-10
上傳用戶:zxh122
資源簡介:工程中使用的一段資源管理VHDL程序,有簡單的分頻代碼等,希望能給你幫助
上傳時間: 2013-08-10
上傳用戶:sxdtlqqjl
資源簡介:VHDL語言寫的基數分頻器,多平臺,通過MODESIM仿真
上傳時間: 2015-07-20
上傳用戶:541657925
資源簡介:基于VHDL語言描述的一個分頻器,根據端口值,可作為四分頻,八分頻等分頻器使用。
上傳時間: 2013-12-31
上傳用戶:集美慧
資源簡介:VHDL源代碼實現任意個分頻,值得推薦學習
上傳時間: 2013-12-26
上傳用戶:qq521
資源簡介:由VHDL 語言實現的數控分頻 利用的是QUARTUES環境已經得到驗證
上傳時間: 2014-01-12
上傳用戶:teddysha
資源簡介:VHDL語言編寫的2分頻器代碼,簡單易懂
上傳時間: 2014-01-08
上傳用戶:lht618
資源簡介:分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(如altera的PLL,Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設計,但是,對于時鐘要求不太嚴格的設計,通過自主設計進行時鐘分頻的實現方法仍然非常流行。首先...
上傳時間: 2016-06-14
上傳用戶:wpwpwlxwlx
資源簡介:fredivn.vhd 偶數分頻 fredivn1.vhd 奇數分頻 frediv16.vhd 16分頻 PULSE.vhd 數控分頻器
上傳時間: 2016-11-21
上傳用戶:zl5712176
資源簡介:如何用VHDL語言對時鐘進行分頻以達到計數目的
上傳時間: 2013-12-23
上傳用戶:mpquest
資源簡介:工程中使用的一段資源管理VHDL程序,有簡單的分頻代碼等,希望能給你幫助
上傳時間: 2013-12-21
上傳用戶:ztj182002
資源簡介:N分頻器則是一個簡單的除N 計數器。分頻器對脈沖加減電路的輸出脈沖再進行N分頻,得到整個環路的輸出信號Fout。
上傳時間: 2017-05-04
上傳用戶:royzhangsz
資源簡介:verilog實現的奇數分頻器 針對任何規模的奇數分頻
上傳時間: 2017-06-19
上傳用戶:GavinNeko
資源簡介:VHDL語言的高頻時鐘分頻模塊。一種新的分頻器實現方法。
上傳時間: 2017-07-21
上傳用戶:cylnpy
資源簡介:自己做的VHDL交通燈控制器;分頻器、信號控制器、時鐘模塊;EDA; 通過了仿真、運行。時間可以設置為隨意的兩位數.
上傳時間: 2017-08-10
上傳用戶:ghostparker
資源簡介:該程序是用VHDL語言實現的時鐘分頻程序,可以把高頻時鐘信號分成低頻時鐘信號,便于實際應用。
上傳時間: 2017-08-19
上傳用戶:wcl168881111111
資源簡介:本文使用實例描述了在 FPGA/CPLD 上使用 VHDL 進行分頻器設 計,包括偶數分頻、非 50%占空比和 50%占空比的奇數分頻、半整數 (N+0.5)分頻、小數分頻、分數分頻以及積分分頻。所有實現均可 通過 Synplify Pro 或 FPGA 生產廠商的綜合器進行綜合,形成可...
上傳時間: 2013-12-15
上傳用戶:從此走出陰霾