相 關(guān) 資 源

• vhdl語言寫的基數(shù)分頻器免費(fèi)下載

  資源簡介：vhdl語言寫的基數(shù)分頻器，多平臺，通過MODESIM仿真

  標(biāo)簽： vhdl 語言 分頻器

  上傳時(shí)間： 2015-07-20

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• 基于vhdl語言描述的一個(gè)分頻器免費(fèi)下載

  資源簡介：基于vhdl語言描述的一個(gè)分頻器，根據(jù)端口值，可作為四分頻，八分頻等分頻器使用。

  標(biāo)簽： vhdl 語言 分頻器

  上傳時(shí)間： 2013-12-31

  上傳用戶：集美慧

• vhdl語言編寫的2分頻器代碼免費(fèi)下載

  資源簡介：vhdl語言編寫的2分頻器代碼，簡單易懂

  標(biāo)簽： vhdl 語言 編寫 分頻器

  上傳時(shí)間： 2014-01-08

  上傳用戶：lht618

• 利用vhdl語言描述的5分頻器（改變程序中m1,m2值免費(fèi)下載

  資源簡介：利用vhdl語言描述的5分頻器（改變程序中m1,m2值，可作為任意奇數(shù)分頻器）

  標(biāo)簽： vhdl 語言 分頻器 改變

  上傳時(shí)間： 2013-12-23

  上傳用戶：稀世之寶039

• 由vhdl 語言實(shí)現(xiàn)的數(shù)控分頻 利用的是QUARTUES環(huán)境已經(jīng)得到驗(yàn)證免費(fèi)下載

  資源簡介：由vhdl 語言實(shí)現(xiàn)的數(shù)控分頻 利用的是QUARTUES環(huán)境已經(jīng)得到驗(yàn)證

  標(biāo)簽： QUARTUES vhdl 語言 數(shù)控

  上傳時(shí)間： 2014-01-12

  上傳用戶：teddysha

• 該程序是用vhdl語言實(shí)現(xiàn)的時(shí)鐘分頻程序免費(fèi)下載

  資源簡介：該程序是用vhdl語言實(shí)現(xiàn)的時(shí)鐘分頻程序，可以把高頻時(shí)鐘信號分成低頻時(shí)鐘信號，便于實(shí)際應(yīng)用。

  標(biāo)簽： vhdl 程序 時(shí)鐘分頻 語言

  上傳時(shí)間： 2017-08-19

  上傳用戶：wcl168881111111

• 這是用vhdl語言寫的32位分頻器的程序免費(fèi)下載

  資源簡介：這是用vhdl語言寫的32位分頻器的程序，可直接運(yùn)行，看結(jié)果，歡迎使用。多指正，交流。

  標(biāo)簽： vhdl 語言 分頻器 程序

  上傳時(shí)間： 2015-05-11

  上傳用戶：chenlong

• 這是一個(gè)用vhdl語言寫的分頻程序,可用得著免費(fèi)下載

  資源簡介：這是一個(gè)用vhdl語言寫的分頻程序,可用得著

  標(biāo)簽： vhdl 語言 分頻 程序

  上傳時(shí)間： 2015-12-16

  上傳用戶：jiahao131

• 使用vhdl語言寫的一些奇次和偶次分頻源程序免費(fèi)下載

  資源簡介：使用vhdl語言寫的一些奇次和偶次分頻源程序，在使用CPLD/FPGA的過程中有一定的參考價(jià)值

  標(biāo)簽： vhdl 語言 分頻 源程序

  上傳時(shí)間： 2013-12-18

  上傳用戶：stvnash

• 基于vhdl的數(shù)控分頻器設(shè)計(jì)的源代碼及仿真免費(fèi)下載

  資源簡介：基于vhdl的數(shù)控分頻器設(shè)計(jì)的源代碼及仿真

  標(biāo)簽： vhdl 數(shù)控 分頻器 仿真

  上傳時(shí)間： 2016-02-11

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• 數(shù)控分頻器的輸出信號頻率為輸入數(shù)據(jù)的函數(shù)。用傳統(tǒng)的方法設(shè)計(jì),其設(shè)計(jì)過程和電路都比較復(fù)雜,且設(shè)計(jì)成 果的可修改性和可移植性都較差。基于vhdl 的數(shù)控分頻器設(shè)計(jì),整個(gè)過程簡單、快捷,極易修改,可移植性免費(fèi)下載

  資源簡介：數(shù)控分頻器的輸出信號頻率為輸入數(shù)據(jù)的函數(shù)。用傳統(tǒng)的方法設(shè)計(jì),其設(shè)計(jì)過程和電路都比較復(fù)雜,且設(shè)計(jì)成 果的可修改性和可移植性都較差。基于vhdl 的數(shù)控分頻器設(shè)計(jì),整個(gè)過程簡單、快捷,極易修改,可移植性強(qiáng)。他可利用 并行預(yù)置數(shù)的加法計(jì)數(shù)器和減法計(jì)數(shù)器實(shí)現(xiàn)...

  標(biāo)簽： vhdl 數(shù)控 分頻器 修改

  上傳時(shí)間： 2014-11-29

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• 自己做的vhdl交通燈控制器；分頻器、信號控制器、時(shí)鐘模塊；EDA； 通過了仿真、運(yùn)行。時(shí)間可以設(shè)置為隨意的兩位數(shù).免費(fèi)下載

  資源簡介：自己做的vhdl交通燈控制器；分頻器、信號控制器、時(shí)鐘模塊；EDA； 通過了仿真、運(yùn)行。時(shí)間可以設(shè)置為隨意的兩位數(shù).

  標(biāo)簽： vhdl EDA 交通燈控制器 分頻器

  上傳時(shí)間： 2017-08-10

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• 用vhdl語言寫的程序?qū)嵗赓M(fèi)下載

  資源簡介：用vhdl語言寫的程序包含如下功能：1.鍵盤掃描2.控制AD轉(zhuǎn)換3.產(chǎn)生PWM信號與51系列CPU接口，接在51地址數(shù)據(jù)總線上，單片機(jī)通過訪問地址總線上的數(shù)據(jù)寄存器來控制CPLD

  標(biāo)簽： vhdl 語言 上傳時(shí)間： 2013-08-20

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• 用vhdl語言寫的程序包含如下功能：1.鍵盤掃描2.控制AD轉(zhuǎn)換3.產(chǎn)生PWM信號與51系列CPU接口免費(fèi)下載

  資源簡介：用vhdl語言寫的程序包含如下功能：1.鍵盤掃描2.控制AD轉(zhuǎn)換3.產(chǎn)生PWM信號與51系列CPU接口，接在51地址數(shù)據(jù)總線上，單片機(jī)通過訪問地址總線上的數(shù)據(jù)寄存器來控制CPLD

  標(biāo)簽： vhdl PWM CPU AD轉(zhuǎn)換

  上傳時(shí)間： 2013-12-27

  上傳用戶：咔樂塢

• 基于Quartus II的數(shù)控分頻器的項(xiàng)目設(shè)計(jì)免費(fèi)下載

  資源簡介：基于Quartus II的數(shù)控分頻器的項(xiàng)目設(shè)計(jì)，實(shí)現(xiàn)對時(shí)鐘信號的任意進(jìn)制分頻，包含了項(xiàng)目文件和vhdl源代碼

  標(biāo)簽： Quartus 數(shù)控 分頻器 項(xiàng)目設(shè)計(jì)

  上傳時(shí)間： 2017-07-18

  上傳用戶：yangbo69

• 用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器免費(fèi)下載

  資源簡介：用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器

  標(biāo)簽： Verilog FPGA 分頻器

  上傳時(shí)間： 2013-08-30

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• 用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)免費(fèi)下載

  資源簡介：用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)

  標(biāo)簽： VerilogHDL FPGA 分頻器

  上傳時(shí)間： 2013-10-28

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• 用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)免費(fèi)下載

  資源簡介：用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)

  標(biāo)簽： VerilogHDL FPGA 分頻器

  上傳時(shí)間： 2015-01-02

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• 自己編的一個(gè)分頻器的程序模版 雖然原理很簡單免費(fèi)下載

  資源簡介：自己編的一個(gè)分頻器的程序模版 雖然原理很簡單，經(jīng)過多次實(shí)踐很實(shí)用 被多次用在其它的程序中

  標(biāo)簽： 分頻器 程序 模版

  上傳時(shí)間： 2015-03-20

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• 用vhdl語言寫的VGA核心,是個(gè)很好很齊全的核心,有很多功能.免費(fèi)下載

  資源簡介：用vhdl語言寫的VGA核心,是個(gè)很好很齊全的核心,有很多功能.

  標(biāo)簽： vhdl VGA 核心 語言

  上傳時(shí)間： 2013-12-27

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• 使用vhdl語言寫的fpga的應(yīng)用程序免費(fèi)下載

  資源簡介：使用vhdl語言寫的fpga的應(yīng)用程序，使獻(xiàn)策內(nèi)容為等精度頻率計(jì)

  標(biāo)簽： vhdl fpga 語言 應(yīng)用程序

  上傳時(shí)間： 2014-01-01

  上傳用戶：frank1234

• 用vhdl語言寫的時(shí)鐘程序。采用模塊化編程。可在EPM7128芯片上下載。編譯環(huán)境可用Maxplus或Quartus。免費(fèi)下載

  資源簡介：用vhdl語言寫的時(shí)鐘程序。采用模塊化編程。可在EPM7128芯片上下載。編譯環(huán)境可用Maxplus或Quartus。

  標(biāo)簽： Maxplus Quartus vhdl 7128

  上傳時(shí)間： 2015-06-16

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• vhdl語言寫的頻率計(jì)的程序免費(fèi)下載

  資源簡介：vhdl語言寫的頻率計(jì)的程序，內(nèi)帶完整的技術(shù)報(bào)告

  標(biāo)簽： vhdl 語言 程序 頻率計(jì)

  上傳時(shí)間： 2015-07-13

  上傳用戶：天涯

• 這是我從網(wǎng)上找到的用vhdl語言寫的sdram控制器的代碼。我的郵箱：wleechina@163.com免費(fèi)下載

  資源簡介：這是我從網(wǎng)上找到的用vhdl語言寫的sdram控制器的代碼。我的郵箱：wleechina@163.com

  標(biāo)簽： wleechina sdram vhdl 163

  上傳時(shí)間： 2014-10-10

  上傳用戶：chfanjiang

• Verilog HDL語言編寫的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。免費(fèi)下載

  資源簡介：Verilog HDL語言編寫的5分頻電路。采用兩路時(shí)鐘相邏輯作用產(chǎn)生。

  標(biāo)簽： Verilog HDL 語言 編寫

  上傳時(shí)間： 2015-07-18

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• 本程序是用vhdl語言寫的免費(fèi)下載

  資源簡介：本程序是用vhdl語言寫的，包括AD0809，雙口RAM等程序。已經(jīng)調(diào)試過

  標(biāo)簽： vhdl 程序 語言

  上傳時(shí)間： 2015-08-04

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• 用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器免費(fèi)下載

  資源簡介：用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器

  標(biāo)簽： Verilog FPGA 分頻器

  上傳時(shí)間： 2015-08-20

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• CPLD 的程序,分頻器免費(fèi)下載

  資源簡介：CPLD 的程序,分頻器

  標(biāo)簽： CPLD 程序 分頻器

  上傳時(shí)間： 2014-01-12

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• Language writes with vhdl demonstrates the design on the monitor the source program用vhdl 語言寫的在顯示器上顯示免費(fèi)下載

  資源簡介：Language writes with vhdl demonstrates the design on the monitor the source program用vhdl 語言寫的在顯示器上顯示圖案的程序

  標(biāo)簽： the vhdl demonstrates Language

  上傳時(shí)間： 2015-10-14

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• 用vhdl語言寫的VGA 控制程序免費(fèi)下載

  資源簡介：用vhdl語言寫的VGA 控制程序，已經(jīng)驗(yàn)證過，絕對好用！

  標(biāo)簽： vhdl VGA 語言 控制

  上傳時(shí)間： 2013-11-26

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