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• Design Safe Verilog State Machine（Synplicity）免費(fèi)下載

  資源簡(jiǎn)介：? One of the strengths of Synplify is the Finite State Machine compiler. This is a powerfulfeature that not only has the ability to automatically detect state Machines in the sourcecode, and implement them with either sequential, gray, o...

  標(biāo)簽： Synplicity Machine Verilog Design

  上傳時(shí)間： 2013-10-23

  上傳用戶：司令部正軍級(jí)

• Design Safe Verilog State Machine（Synplicity）免費(fèi)下載

  資源簡(jiǎn)介：? One of the strengths of Synplify is the Finite State Machine compiler. This is a powerfulfeature that not only has the ability to automatically detect state Machines in the sourcecode, and implement them with either sequential, gray, o...

  標(biāo)簽： Synplicity Machine Verilog Design

  上傳時(shí)間： 2013-10-20

  上傳用戶：蒼山觀海

• State.Machine.Coding.Styles.for.Synthesis（狀態(tài)機(jī)免費(fèi)下載

  資源簡(jiǎn)介：State.Machine.Coding.Styles.for.Synthesis（狀態(tài)機(jī)，英文,VHDL）

  標(biāo)簽： Synthesis Machine Coding Styles

  上傳時(shí)間： 2013-12-22

  上傳用戶：vodssv

• State Machine Coding Styles for Synthesis免費(fèi)下載

  資源簡(jiǎn)介：? 本文論述了狀態(tài)機(jī)的Verilog編碼風(fēng)格,以及不同編碼風(fēng)格的優(yōu)缺點(diǎn)，Steve Golson's 1994 paper, "State Machine Design Techniques for Verilog and VHDL" [1], is agreat paper on state Machine Design using Verilog, VHDL and Synopsys tools. Steve's ...

  標(biāo)簽： Synthesis Machine Coding Styles

  上傳時(shí)間： 2013-10-15

  上傳用戶：dancnc

• State Machine Coding Styles for Synthesis免費(fèi)下載

  資源簡(jiǎn)介：? 本文論述了狀態(tài)機(jī)的Verilog編碼風(fēng)格,以及不同編碼風(fēng)格的優(yōu)缺點(diǎn)，Steve Golson's 1994 paper, "State Machine Design Techniques for Verilog and VHDL" [1], is agreat paper on state Machine Design using Verilog, VHDL and Synopsys tools. Steve's ...

  標(biāo)簽： Synthesis Machine Coding Styles

  上傳時(shí)間： 2013-10-12

  上傳用戶：sardinescn

• Verilog的入門級(jí)別的例子（轉(zhuǎn)載）免費(fèi)下載

  資源簡(jiǎn)介：Verilog的入門級(jí)別的例子（轉(zhuǎn)載）

  標(biāo)簽： Verilog 入門級(jí)

  上傳時(shí)間： 2014-09-01

  上傳用戶：zhaoq123

• 這是我修讀美國(guó)卡耐基梅隆大學(xué)Carnegie Mellon University（CMU）課程ssd3:Object-Oriented Programming and Design時(shí)完成的課程設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：這是我修讀美國(guó)卡耐基梅隆大學(xué)Carnegie Mellon University（CMU）課程ssd3:Object-Oriented Programming and Design時(shí)完成的課程設(shè)計(jì)，內(nèi)含課程設(shè)計(jì)報(bào)告，類圖，源碼（注釋規(guī)范）。執(zhí)行效果見報(bào)告內(nèi)。

  標(biāo)簽： Object-Oriented Programming University Carnegie

  上傳時(shí)間： 2015-04-23

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• Machine Learning with WEKA: An Introduction （講義） 關(guān)于數(shù)據(jù)挖掘和機(jī)器學(xué)習(xí)的.免費(fèi)下載

  資源簡(jiǎn)介：Machine Learning with WEKA: An Introduction （講義） 關(guān)于數(shù)據(jù)挖掘和機(jī)器學(xué)習(xí)的.

  標(biāo)簽： Introduction Learning Machine with

  上傳時(shí)間： 2013-12-27

  上傳用戶：qq521

• Verilog實(shí)踐教程（包含2個(gè)PDF文檔）免費(fèi)下載

  資源簡(jiǎn)介：Verilog實(shí)踐教程（包含2個(gè)PDF文檔）

  標(biāo)簽： Verilog 實(shí)踐教程 文檔

  上傳時(shí)間： 2014-11-01

  上傳用戶：小儒尼尼奧

• 一個(gè)4*4矩陣鍵盤的Verilog接口程序設(shè)計(jì)（FPGA）免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)4*4矩陣鍵盤的Verilog接口程序設(shè)計(jì)（FPGA）

  標(biāo)簽： Verilog FPGA 矩陣鍵盤 接口

  上傳時(shí)間： 2013-12-14

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• 這是quicklogic公司的直接頻率合成（DDS）Verilog代碼免費(fèi)下載

  資源簡(jiǎn)介：這是quicklogic公司的直接頻率合成（DDS）Verilog代碼

  標(biāo)簽： quicklogic Verilog DDS 頻率合成

  上傳時(shí)間： 2013-12-19

  上傳用戶：JIUSHICHEN

• Ti Davinci （DM644x）基于WINCE的開發(fā) Design conference 大會(huì)的培訓(xùn)課件免費(fèi)下載

  資源簡(jiǎn)介：Ti Davinci （DM644x）基于WINCE的開發(fā) Design conference 大會(huì)的培訓(xùn)課件

  標(biāo)簽： conference Davinci Design WINCE

  上傳時(shí)間： 2016-01-07

  上傳用戶：372825274

• 將軍——一種新的求解大規(guī)模問題的支持向量機(jī)程序（軟件）。A Large Scale Machine Learning Toolbox免費(fèi)下載

  資源簡(jiǎn)介：將軍——一種新的求解大規(guī)模問題的支持向量機(jī)程序（軟件）。A Large Scale Machine Learning Toolbox

  標(biāo)簽： Learning Machine Toolbox Large

  上傳時(shí)間： 2013-12-14

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• can控制器的Verilog語言實(shí)現(xiàn) （還要更多的說明語言了嗎？我不知道該寫什么了）免費(fèi)下載

  資源簡(jiǎn)介：can控制器的Verilog語言實(shí)現(xiàn) （還要更多的說明語言了嗎？我不知道該寫什么了）

  標(biāo)簽： Verilog can 語言 控制器

  上傳時(shí)間： 2014-01-04

  上傳用戶：Breathe0125

• 重構(gòu)－改善既有代碼的設(shè)計(jì)（中文版） 原書名： Refactoring: Improving the Design of Existing Code 原出版社： 作者： （美）福勒 著；侯捷免費(fèi)下載

  資源簡(jiǎn)介：重構(gòu)－改善既有代碼的設(shè)計(jì)（中文版） 原書名： Refactoring: Improving the Design of Existing Code 原出版社： 作者： （美）福勒 著；侯捷 熊節(jié) 譯

  標(biāo)簽： Refactoring Improving Existing Design

  上傳時(shí)間： 2013-12-26

  上傳用戶：gundan

• support vector Machine （支持向量機(jī)）方法是目前分類方法中比較好的一個(gè)分類方法免費(fèi)下載

  資源簡(jiǎn)介：support vector Machine （支持向量機(jī)）方法是目前分類方法中比較好的一個(gè)分類方法，實(shí)驗(yàn)證明準(zhǔn)確度非常高！

  標(biāo)簽： support Machine vector 分類

  上傳時(shí)間： 2016-08-30

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• （219）卷積編碼的Verilog hdl源代碼,很有用的啊,免費(fèi)下載

  資源簡(jiǎn)介：（219）卷積編碼的Verilog hdl源代碼,很有用的啊,

  標(biāo)簽： Verilog 219 hdl 卷積

  上傳時(shí)間： 2016-09-01

  上傳用戶：Late_Li

• Software Development in C: A Practical Approach to Programming and Design 軟件開發(fā)：編程與設(shè)計(jì)（C））——國(guó)外經(jīng)典教材·計(jì)免費(fèi)下載

  資源簡(jiǎn)介：Software Development in C: A Practical Approach to Programming and Design 軟件開發(fā)：編程與設(shè)計(jì)（C））——國(guó)外經(jīng)典教材·計(jì)算機(jī)科學(xué)與技術(shù) 這本書的所有代碼

  標(biāo)簽： Development Programming Practical Software

  上傳時(shí)間： 2013-12-06

  上傳用戶：hgy9473

• Verilog hdl語言 伽羅華域GF（q）乘法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：Verilog hdl語言 伽羅華域GF（q）乘法器設(shè)計(jì)，可使用modelsim進(jìn)行仿真

  標(biāo)簽： Verilog hdl 語言 乘法器設(shè)計(jì)

  上傳時(shí)間： 2013-12-27

  上傳用戶：ls530720646

• 是用Verilog寫得加法器以及計(jì)數(shù)器里面有測(cè)試文件（testbench）免費(fèi)下載

  資源簡(jiǎn)介：是用Verilog寫得加法器以及計(jì)數(shù)器里面有測(cè)試文件（testbench），對(duì)于初學(xué)者來說這個(gè)可以用來參考下

  標(biāo)簽： testbench Verilog 加法器 計(jì)數(shù)器

  上傳時(shí)間： 2014-01-16

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• DSP算法（ANSI_C） PROGRAM TO MAKE FIR FILTER COEFFICIENTS USING REMEZ EXCHANGE FIR FILTER Design PROGRA免費(fèi)下載

  資源簡(jiǎn)介：DSP算法（ANSI_C） PROGRAM TO MAKE FIR FILTER COEFFICIENTS USING REMEZ EXCHANGE FIR FILTER Design PROGRAM

  標(biāo)簽： FILTER COEFFICIENTS FIR EXCHANGE

  上傳時(shí)間： 2017-02-21

  上傳用戶：pompey

• it is a Verilog code written for MELAY state Machine based UART and it wll synthesize in xinlix免費(fèi)下載

  資源簡(jiǎn)介：it is a Verilog code written for MELAY state Machine based UART and it wll synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device]

  標(biāo)簽： synthesize Verilog Machine written

  上傳時(shí)間： 2013-12-11

  上傳用戶：yepeng139

• VHDL與Verilog示例（六） 8bit采樣sine波形發(fā)生免費(fèi)下載

  資源簡(jiǎn)介：VHDL與Verilog示例（六） 8bit采樣sine波形發(fā)生

  標(biāo)簽： Verilog VHDL 8bit sine

  上傳時(shí)間： 2014-11-27

  上傳用戶：hphh

• Designing a synchronous finite state Machine (FSM) is a common task for a digital logic engineer. T免費(fèi)下載

  資源簡(jiǎn)介：Designing a synchronous finite state Machine (FSM) is a common task for a digital logic engineer. This paper discusses a variety of issues regarding FSM Design using Synopsys Design Compiler. Verilog and VHDL coding styles are presented...

  標(biāo)簽： synchronous Designing engineer digital

  上傳時(shí)間： 2014-01-17

  上傳用戶：dreamboy36

• 多路選擇器（MUX）Verilog hdl 多路選擇器（MUX）Verilog hdl免費(fèi)下載

  資源簡(jiǎn)介：多路選擇器（MUX）Verilog hdl 多路選擇器（MUX）Verilog hdl

  標(biāo)簽： Verilog MUX hdl 多路

  上傳時(shí)間： 2017-09-05

  上傳用戶：klin3139

• 伽羅華域GF（q）乘法器Verilog設(shè)計(jì).rar免費(fèi)下載

  資源簡(jiǎn)介：伽羅華域GF（q）乘法器Verilog設(shè)計(jì).rar

  標(biāo)簽： Verilog 乘法器

  上傳時(shí)間： 2017-09-20

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• VIP專區(qū)-嵌入式/單片機(jī)編程源碼精選合集系列（65）免費(fèi)下載

  資源簡(jiǎn)介：緊固件 11冊(cè) pdf版

  標(biāo)簽： 固件

  上傳時(shí)間： 2013-04-15

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• SPI接口AD轉(zhuǎn)換器代碼 本代碼實(shí)現(xiàn)了對(duì)串行（SPI）接口的軟件模擬 這是在一個(gè)項(xiàng)目中要用到SPI接口的器件免費(fèi)下載

  資源簡(jiǎn)介：SPI接口AD轉(zhuǎn)換器代碼 本代碼實(shí)現(xiàn)了對(duì)串行（SPI）接口的軟件模擬 這是在一個(gè)項(xiàng)目中要用到SPI接口的器件，調(diào)試成功，可以在WAVE下編譯通過，可以直接調(diào)用 SPI接口AD轉(zhuǎn)換器代碼 2002/3/9 Design by elven

  標(biāo)簽： SPI 接口 代碼 AD轉(zhuǎn)換器

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• FPGA中實(shí)現(xiàn)基于查找表方式（LUT）的DDS實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：FPGA中實(shí)現(xiàn)基于查找表方式（LUT）的DDS實(shí)現(xiàn)，可用在數(shù)字下變頻和COSTAS鎖相環(huán)中，Verilog編寫，本人已經(jīng)調(diào)通

  標(biāo)簽： FPGA DDS LUT 查找表

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• VIP專區(qū)-單片機(jī)源代碼精選合集系列（26）免費(fèi)下載

  資源簡(jiǎn)介：數(shù)字圖像處理課程 北大計(jì)算所 PPT版

  標(biāo)簽： 數(shù)字圖像處理 計(jì)算

  上傳時(shí)間： 2013-07-16

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