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• Design Safe Verilog State Machine（Synplicity）免費下載

  資源簡介：? One of the strengths of Synplify is the Finite State Machine compiler. This is a powerfulfeature that not only has the ability to automatically detect state Machines in the sourcecode, and implement them with either sequential, gray, o...

  標(biāo)簽： Synplicity Machine Verilog Design

  上傳時間： 2013-10-23

  上傳用戶：司令部正軍級

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  標(biāo)簽： Synplicity Machine Verilog Design

  上傳時間： 2013-10-20

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• State.Machine.Coding.Styles.for.Synthesis（狀態(tài)機免費下載

  資源簡介：State.Machine.Coding.Styles.for.Synthesis（狀態(tài)機，英文,VHDL）

  標(biāo)簽： Synthesis Machine Coding Styles

  上傳時間： 2013-12-22

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• State Machine Coding Styles for Synthesis免費下載

  資源簡介：? 本文論述了狀態(tài)機的Verilog編碼風(fēng)格,以及不同編碼風(fēng)格的優(yōu)缺點，Steve Golson's 1994 paper, "State Machine Design Techniques for Verilog and VHDL" [1], is agreat paper on state Machine Design using Verilog, VHDL and Synopsys tools. Steve's ...

  標(biāo)簽： Synthesis Machine Coding Styles

  上傳時間： 2013-10-15

  上傳用戶：dancnc

• State Machine Coding Styles for Synthesis免費下載

  資源簡介：? 本文論述了狀態(tài)機的Verilog編碼風(fēng)格,以及不同編碼風(fēng)格的優(yōu)缺點，Steve Golson's 1994 paper, "State Machine Design Techniques for Verilog and VHDL" [1], is agreat paper on state Machine Design using Verilog, VHDL and Synopsys tools. Steve's ...

  標(biāo)簽： Synthesis Machine Coding Styles

  上傳時間： 2013-10-12

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• Verilog的入門級別的例子（轉(zhuǎn)載）免費下載

  資源簡介：Verilog的入門級別的例子（轉(zhuǎn)載）

  標(biāo)簽： Verilog 入門級

  上傳時間： 2014-09-01

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• 這是我修讀美國卡耐基梅隆大學(xué)Carnegie Mellon University（CMU）課程ssd3:Object-Oriented Programming and Design時完成的課程設(shè)計免費下載

  資源簡介：這是我修讀美國卡耐基梅隆大學(xué)Carnegie Mellon University（CMU）課程ssd3:Object-Oriented Programming and Design時完成的課程設(shè)計，內(nèi)含課程設(shè)計報告，類圖，源碼（注釋規(guī)范）。執(zhí)行效果見報告內(nèi)。

  標(biāo)簽： Object-Oriented Programming University Carnegie

  上傳時間： 2015-04-23

  上傳用戶：腳趾頭

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  資源簡介：Machine Learning with WEKA: An Introduction （講義） 關(guān)于數(shù)據(jù)挖掘和機器學(xué)習(xí)的.

  標(biāo)簽： Introduction Learning Machine with

  上傳時間： 2013-12-27

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• Verilog實踐教程（包含2個PDF文檔）免費下載

  資源簡介：Verilog實踐教程（包含2個PDF文檔）

  標(biāo)簽： Verilog 實踐教程 文檔

  上傳時間： 2014-11-01

  上傳用戶：小儒尼尼奧

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  資源簡介：一個4*4矩陣鍵盤的Verilog接口程序設(shè)計（FPGA）

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  上傳時間： 2013-12-14

  上傳用戶：chens000

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  資源簡介：這是quicklogic公司的直接頻率合成（DDS）Verilog代碼

  標(biāo)簽： quicklogic Verilog DDS 頻率合成

  上傳時間： 2013-12-19

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  標(biāo)簽： conference Davinci Design WINCE

  上傳時間： 2016-01-07

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  標(biāo)簽： Learning Machine Toolbox Large

  上傳時間： 2013-12-14

  上傳用戶：zq70996813

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  上傳時間： 2014-01-04

  上傳用戶：Breathe0125

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  標(biāo)簽： Refactoring Improving Existing Design

  上傳時間： 2013-12-26

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  上傳時間： 2016-08-30

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  資源簡介：（219）卷積編碼的Verilog hdl源代碼,很有用的啊,

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  上傳時間： 2016-09-01

  上傳用戶：Late_Li

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  資源簡介：Software Development in C: A Practical Approach to Programming and Design 軟件開發(fā)：編程與設(shè)計（C））——國外經(jīng)典教材·計算機科學(xué)與技術(shù) 這本書的所有代碼

  標(biāo)簽： Development Programming Practical Software

  上傳時間： 2013-12-06

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  資源簡介：Verilog hdl語言 伽羅華域GF（q）乘法器設(shè)計，可使用modelsim進(jìn)行仿真

  標(biāo)簽： Verilog hdl 語言 乘法器設(shè)計

  上傳時間： 2013-12-27

  上傳用戶：ls530720646

• 是用Verilog寫得加法器以及計數(shù)器里面有測試文件（testbench）免費下載

  資源簡介：是用Verilog寫得加法器以及計數(shù)器里面有測試文件（testbench），對于初學(xué)者來說這個可以用來參考下

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  上傳時間： 2014-01-16

  上傳用戶：天涯

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  資源簡介：DSP算法（ANSI_C） PROGRAM TO MAKE FIR FILTER COEFFICIENTS USING REMEZ EXCHANGE FIR FILTER Design PROGRAM

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  上傳時間： 2017-02-21

  上傳用戶：pompey

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  資源簡介：it is a Verilog code written for MELAY state Machine based UART and it wll synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device]

  標(biāo)簽： synthesize Verilog Machine written

  上傳時間： 2013-12-11

  上傳用戶：yepeng139

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  上傳時間： 2014-11-27

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  資源簡介：Designing a synchronous finite state Machine (FSM) is a common task for a digital logic engineer. This paper discusses a variety of issues regarding FSM Design using Synopsys Design Compiler. Verilog and VHDL coding styles are presented...

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  上傳時間： 2014-01-17

  上傳用戶：dreamboy36

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  上傳時間： 2017-09-05

  上傳用戶：klin3139

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  上傳時間： 2017-09-20

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  標(biāo)簽： 固件

  上傳時間： 2013-04-15

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  標(biāo)簽： SPI 接口 代碼 AD轉(zhuǎn)換器

  上傳時間： 2014-12-07

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  資源簡介：FPGA中實現(xiàn)基于查找表方式（LUT）的DDS實現(xiàn)，可用在數(shù)字下變頻和COSTAS鎖相環(huán)中，Verilog編寫，本人已經(jīng)調(diào)通

  標(biāo)簽： FPGA DDS LUT 查找表

  上傳時間： 2013-12-09

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  資源簡介：數(shù)字圖像處理課程 北大計算所 PPT版

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  上傳時間： 2013-07-16

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