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基于CPLD的VHDL語(yǔ)言數(shù)字鐘(含秒表)設(shè)計(jì)

  • 資源大小:96 K
  • 上傳時(shí)間: 2013-10-24
  • 上傳用戶:philipsx
  • 資源積分:2 下載積分
  • 標(biāo)      簽: CPLD VHDL 語(yǔ)言 數(shù)字

資 源 簡(jiǎn) 介

利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器(數(shù)碼管)之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語(yǔ)言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短(設(shè)計(jì)過(guò)程中即可實(shí)現(xiàn)時(shí)序仿真)、調(diào)試方便、故障率低、修改升級(jí)容易等特點(diǎn)。

本設(shè)計(jì)采用自頂向下、混合輸入方式(原理圖輸入—頂層文件連接和VHDL語(yǔ)言輸入—各模塊程序設(shè)計(jì))實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)、下載和調(diào)試。

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