信號完整性問題是高速PCB 設計者必需面對的問題。阻抗匹配、合理端
接、正確拓撲結構解決信號完整性問題的關鍵。
傳輸線上信號的傳輸速度是有限的，信號線的布線長度產生的信號傳輸延
時會對信號的時序關系產生影響，所以PCB 上的高速信號的長度以及延時要仔
細計算和分析。
運用信號完整性分析工具進行布線前后的仿真對于保證信號完整性和縮短
設計周期是非常必要的。在PCB 板子已焊接加工完畢后才發現信號質量問題和
時序問題，是經費和產品研制時間的浪費。
1.1 板上高速信號分析
我們設計的是基于PowerPC 的主板，主要由處理器MPC755、北橋MPC107、
北橋PowerSpanII、VME 橋CA91C142B 等一些電路組成，上面的高速信號如圖
2-1 所示。板上高速信號主要包括：時鐘信號、60X 總線信號、L2 Cache 接口信號、
Memory 接口信號、PCI 總線0 信號、PCI 總線1 信號、VME 總線信號。這些信號
的布線需要特別注意。
由于高速信號較多，布線前后對信號進行了仿真分析，仿真工具采用
Mentor 公司的Hyperlynx7.1 仿真軟件，它可以進行布線前仿真和布線后仿
真。
