數字電視技術和超大規模深亞微米的系統級芯片設計技術是當前信息產業中最受關注的兩個方向。它們的交叉就是數字電視應用中的一系列系統級芯片和超深亞微米專用集成電路。其中信道處理系統及其相關芯片更是集中了數字信號處理前向糾錯編解碼等數字電視傳輸的核心技術，成為設計和開發整個數字電視系統的關鍵之一。數字高清晰度電視(Digital HDTV)做為第三代電視標準，已成為當今世界高技術競爭的焦點，本文正是從這個交叉點上出發對DVB-H(Digital Video Broadcasting-Handheld)標準中所涉及的信道編碼和調制部分進行了研究，重點分析了信道內編碼部分的硬件優化實現。本項目完成了DVB-H傳輸系統信道編碼的FPGA硬件設計和實現，系統所有FPGA硬件電路設計采用了Veillog HDL語言編寫。同時對清華大學數字電視地面傳輸標準DMB-T(Terrestrial Digital Multimedia/TV Broadcasting)中的關鍵技術做了研究，與DVB標準中的相關技術做了對比。 本文首先對DVB．H以及COFDM的相關理論進行介紹和研究。然后針對DVB-H信道編碼調制器中的部分核心算法的FPGA設計和實現進行了詳細的研究工作，包括外編碼、內編碼(卷積刪余)、內交織(包括比特交織和符號交織)、星座映射、幀形成、OFDM調制的部分設計等。相應地對DVB-H信道解碼解調器中的部分算法的FPGA設計的研究工作做了描述，包括符號解交織和比特解交織。同時對清華大學數字電視地面傳輸標準DMB-T外接收機中頻域和時域解交織模塊的FPGA設計實現做了描述。 筆者在項目中完成的主要工作有： (1)與項目組成員合作制定系統框架，劃分模塊。 (2)對所負責的模塊，包括外編碼、內編碼(卷積刪余)、內交織(包括比特交織和符號交織)、星座映射、幀形成、OFDM調制的算法進行研究并加以優化，建立軟件仿真模型，進行FPGA設計，仿真和實現。
上傳時間： 2013-06-10
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數字通信系統中，在實際信道上傳輸數字信號時，由于信道傳輸特性不理想及噪聲的影響，接收端所收到的數字信號不可避免地會發生錯誤。為了減小誤碼率，提高接收質量，必須采用差錯控制編碼。對于數字視頻通信系統這類高碼率，高要求的系統，為了提供優良的圖象質量，采用差錯控制編碼尤為重要。 本文采用的DVB-T系統差錯控制技術是針對于數字視頻通信而設計的，提出了糾錯編碼結合交織技術的實現方案，即RS(204，188，8)截短碼、卷積交織、卷積碼三種技術的級聯。各技術中的參數設計為輸入的MPEG-2傳輸流(TS流)提供了便利，在編碼后可以保持傳輸流的幀結構和同步字節不改變，使接收端的同步捕獲和同步跟蹤成為可能。 本文首先簡要介紹了差錯控制技術，DVB-T系統，以及硬件實現所用到的FPGA實現方法。然后分別研究RS碼、卷積交織、卷積碼的編解碼原理，并提出了三類技術的硬件實現方案。其中，重點論述了RS碼解碼的硬件實現。將RS碼解碼分為四個模塊：伴隨式計算，BM迭代，錢搜索和錯誤值計算，分別講述每個模塊的電路設計方案并給出仿真結果。最后，將該差錯控制系統應用于一個輸出速率恒定的實際數字視頻通信系統中，按系統需要，加入了接口電路和速率控制的設計。
上傳時間： 2013-04-24
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VLSI(超大規模集成電路)的快速發展，使得FPGA技術得到了迅猛發展，FPGA的快速發展又為實時圖像處理在算法、系統結構上帶來了新的方法和思路，全景圖像處理是實時圖像處理中一個嶄新的領域，其在視頻監視領域內有廣泛的應用前景。 本文首先介紹了全景圖像處理的發展狀況，課題的主要背景、國內外發展現狀、課題的研究意義、課題的來源和本文的主要研究工作及論文組織結構。然后在第二章中介紹了FPGA的發展，FPGA/CPLD的特點，并介紹了Cyclone Ⅱ系列FPGA的硬件結構，硬件描述語言，開發工具Quartus Ⅱ以及FPGA開發的一般原則。 文章的重點放在了電路板的設計部分，也就是本文的第三章。在介紹電路設計部分之前首先介紹一些高速數字電路設計中的一些概念、高速數字電路設計中常見問題，并對常見問題給出了一般解決方法。 在FPGA電路板設計部分中，對FPGA電路的設計過程作了詳細的說明，其中著重介紹了采用了FBGA封裝的EP2C35芯片的電路設計要點，多層電路板設計要點，FPGA供電管腳的處理注意事項，FPGA芯片中PLL模塊的設計以及FPGA的配置方法，并給出了作者的設計思路。FPGA供電電源也是電路板設計的要點所在，文章中也著重對其進行了介紹，提及了FPGA電源設計指標要求及電壓功耗估計，并根據現有的FPGA電源解決方案提出了設計思路和方法。同時文章中對FPGA芯片外圍器件電路包括圖像采集顯示芯片電路、圖像存儲電路、USB2.0接口電路的設計做了相應的介紹。最終目的就是為基于FPGA的全景圖象處理搭建一個穩定運行的平臺。 在第四章中介紹了IC總線控制器的狀態機圖及信號說明和相應的仿真圖。 文章最后給出了FPGA硬件電路的調試結果，驗證了設計目的，為進一步的工作打下了良好的基礎。
上傳時間： 2013-04-24
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stc12c5a60s2系列仿真器使用說明書
上傳時間： 2013-06-28
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基于Multisim的計算機組成原理實驗仿真.pdf
上傳時間： 2013-05-17
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實現了三相異步電機的svpwm的仿真，效果很好，自己調通并使用
上傳時間： 2013-07-08
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在通信系統中，人們一直致力于信息傳輸的有效性和可靠性的研究，信道糾錯編碼技術一直是人們研究的重點。1993年，Turbo碼的提出，以其接近Shannon極限的優異的譯碼性能在編碼界引起了轟動，并成為研究糾錯編碼的熱點課題。經過十幾年的研究和發展，目前，Turbo碼已經走向了實用化的道路，如何用硬件實現有效的Turbo碼編譯碼器成為了人們研究的重點。 論文以基于FPGA實現Turbo碼譯碼器為研究目標，首先分析了Turbo碼的基本編譯碼原理和3GPP標準的Turbo碼編碼結構和交織算法。然后重點分析了MAP譯碼算法，Log-MAP譯碼算法和：Max-Log-MAP譯碼算法，并對三種譯碼算法進行了詳細的理論推導和計算復雜度的定量分析比較，對影響Turbo碼譯碼性能的主要因素進行了MATLB仿真分析。 論文在深入分析比較上述三種譯碼算法的基礎之上，選擇Max-Log-MAP譯碼算法進行了Turbo碼譯碼器的FPGA設計實現。主要針對FPGA實現的數據量化、定點數據表示方式、Max-Log-MAP算法子譯碼器關鍵運算單元的FPGA設計和基于3GPP標準的Turbo碼譯碼器的內交織的FPGA設計進行了深入研究，完成了固定譯碼長度的Turbo碼譯碼器的FPGA設計實現，并利用ModelSim和MATLAB分別對譯碼器進行了功能時序驗證和FPGA定點仿真測試。
上傳時間： 2013-07-09
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ADC0808的數字電壓表C語言-仿真實例
上傳時間： 2013-04-24
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2000年10月2日，美國國家標準與技術研究所宣布采用Rijndael算法作為高級加密標準，并于2002年5月26日正式生效，AES算法將在今后很長一段時間內，在信息安全中扮演重要角色。因此，對AES算法實現的研究就成為了國內外的熱點，會在信息安全領域得到廣泛的應用。用FPGA實現AES算法具有快速、靈活、開發周期短等優點。 本論文就是針對AES加、解密算法在同一片FPGA中的優化實現問題，在深入分析了AES算法的整體結構、基本變換以及加、解密流程的基礎上，對AES算法的加、解密系統的FPGA優化設計進行了研究。主要內容為： 1．確定了實現方案以及關鍵技術，在比較了常用的結構后，采用了適合高速并行實現AES加、解密算法的結構——內外混合的流水線結構，并給出了總體的設計框圖。由于流水線結構不適用于反饋模式，為了達到較高的運算速度，該系統使用的是電碼本模式(ECB)的工作方式； 2．對各個子模塊的設計分別予以詳細分析，結合算法本身和FPGA的特點，采用查表法優化處理了字節代換運算，列混合運算和密鑰擴展運算。同時，考慮到應用環境的不同，本設計支持數據分組為128比特，密鑰長度為128比特、192比特以及256比特三種模式下的AES算法加、解密過程。完成了AES加、解密算法在同一片FPGA中實現的這個系統的優化設計； 3．利用QLJARTUSII開發工具進行代碼的編寫工作和綜合編譯工作，在 MODELSIM中進行仿真并給出仿真結果，給出了各個模塊和整個設計的仿真測試結果； 4．和其他類似的設計做了橫向對比，得出結論：本設計在保證了速度的基礎上實現了資源和速度的均衡，在性能上具有較大的優勢。
上傳時間： 2013-05-25
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H.264作為新一代視頻編碼標準，相比上一代視頻編碼標準MPEG2，在相同畫質下，平均節約64﹪的碼流。該標準僅設定了碼流的語法結構和解碼器結構，實現靈活性極大，其規定了三個檔次，每個檔次支持一組特定的編碼功能，并支持一類特定的應用，因此。H.264的編碼器的設計可以根據需求的不同而不同。 H.264雖然具有優異的壓縮性能，但是其復雜度卻比一般編碼器高的多。本文對H.264進行了編碼復雜度分析，并統計了整個軟件編碼中計算量的分布。H.264中采用了率失真優化算法，提高了幀內預測編碼的效率。在該算法下進行幀內預測時，為了得到一個宏塊的預測模式，需要進行592次率失真代價計算。因此為了降低幀內預測模式選擇的計算復雜度，本文改進了幀內預測模式選擇算法。實踐證明，在PSNR值的損失可以忽略不計的情況下，該算法相比原算法，幀內編碼時間平均節約60﹪以上，對編碼的實時性有較大幫助。 為了實現實時編碼，考慮到FPGA的高效運算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實現。首先研究了H.264編碼器硬件實現架構，并對影響編碼速度，且具有硬件實現優越性的幾個重要部分進行了算法研究和FPGA.實現。本文主要研究了H.264編碼器中整數DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數DCT變換等部分。分別對這些模塊進行了綜合和時序仿真，并將驗證后通過的系統模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進行了在線測試，驗證了該系統對輸入的殘差數據實時壓縮編碼的功能。 本文對H.264編碼器幀內預測模式選擇算法的改進，算法實現簡單，對軟件編碼的實時性有很大幫助。本文對在單片FPGA上實現H.264編碼器做出了探索性嘗試，這對H.264編碼器芯片的設計有著積極的借鑒性。
上傳時間： 2013-05-25
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