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乘法器設(shè)(shè)計

在精密乘法器設(shè)計中采用AD630整流放大器

在精密乘法器設(shè)計中采用AD630整流放大器:

標(biāo)簽： 630 AD 精密乘法器設(shè)計

上傳時間： 2013-07-10

上傳用戶：zhyiroy
GF_2_m_域乘法器的快速設(shè)計及FPGA實現(xiàn)

GF_2_m_域乘法器的快速設(shè)計及FPGA實現(xiàn)，對于rs編翼碼的理解和設(shè)計有幫助

標(biāo)簽： FPGA GF 乘法器

上傳時間： 2013-08-16

上傳用戶：tangsiyun
模擬乘法器ADL5391的原理與應(yīng)用

簡單介紹了ADI公司推出的新一代高性能模擬乘法器ADL5391的主要特性和工作原理。給出了基于ADL5391的寬帶乘法器的典型應(yīng)用電路，并對其進行了測試。最后設(shè)計了基于ADL5391的二倍頻電路，測試結(jié)果表明該二倍頻電路具有性能穩(wěn)定、工作頻帶寬、測量精度高、抗干擾能力強等優(yōu)點。

標(biāo)簽： 5391 ADL 模擬乘法器

上傳時間： 2013-10-25

上傳用戶：FreeSky
定點乘法器設(shè)計(中文)

　定點乘法器設(shè)計(中文) 　運算符：　　+ 對其兩邊的數(shù)據(jù)作加法操作; A + B 　　- 從左邊的數(shù)據(jù)中減去右邊的數(shù)據(jù); A - B 　　- 對跟在其后的數(shù)據(jù)作取補操作，即用0減去跟在其后的數(shù)據(jù); - B 　　* 對其兩邊的數(shù)據(jù)作乘法操作; A * B 　　& 對其兩邊的數(shù)據(jù)按位作與操作; A & B 　　# 對其兩邊的數(shù)據(jù)按位作或操作; A # B 　　@ 對其兩邊的數(shù)據(jù)按位作異或操作; A @ B 　　~ 對跟在其后的數(shù)據(jù)作按位取反操作; ~ B 　　<< 以右邊的數(shù)據(jù)為移位量將左邊的數(shù)據(jù)左移; A << B 　　$ 將其兩邊的數(shù)據(jù)按從左至右順序拼接; A $ B

標(biāo)簽： 定點乘法器設(shè)計

上傳時間： 2013-12-17

上傳用戶：trepb001
模擬乘法器及其在運算電路中的應(yīng)用

　　模擬乘法器在運算電路中的應(yīng)用　　8.6.1 乘法運算電路　　8.6.2 除法運算電路　　8.6.3 開方運算電路

標(biāo)簽： 模擬乘法器中的應(yīng)用運算電路

上傳時間： 2013-10-10

上傳用戶：270189020
8位十進制乘法器

EDA課程設(shè)計8位十進制乘法器。

標(biāo)簽： 8位十進制乘法器

上傳時間： 2013-10-17

上傳用戶：牛津鞋
基于FPGA 的單精度浮點數(shù)乘法器設(shè)計

設(shè)計了一個基于FPGA的單精度浮點數(shù)乘法器.設(shè)計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對Wallace樹產(chǎn)生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設(shè)計在Altera DE2開發(fā)板上進行了驗證.

標(biāo)簽： FPGA 精度浮點數(shù) 乘法器設(shè)計

上傳時間： 2013-10-09

上傳用戶：xjy441694216
8位十進制乘法器

EDA課程設(shè)計8位十進制乘法器。

標(biāo)簽： 8位十進制乘法器

上傳時間： 2013-10-09

上傳用戶：ZOULIN58
基于FPGA 的單精度浮點數(shù)乘法器設(shè)計

設(shè)計了一個基于FPGA的單精度浮點數(shù)乘法器.設(shè)計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對Wallace樹產(chǎn)生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設(shè)計在Altera DE2開發(fā)板上進行了驗證.

標(biāo)簽： FPGA 精度浮點數(shù) 乘法器設(shè)計

上傳時間： 2013-10-13

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一個并行高速乘法器芯片的設(shè)計與實現(xiàn)

一個并行高速乘法器芯片的設(shè)計與實現(xiàn)

標(biāo)簽： 并行乘法器片的設(shè)計

上傳時間： 2014-01-08

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