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乘法器設(shè)(shè)計(jì)

在精密乘法器設(shè)計(jì)中采用AD630整流放大器

在精密乘法器設(shè)計(jì)中采用AD630整流放大器:

標(biāo)簽： 630 AD 精密乘法器設(shè)計(jì)

上傳時(shí)間： 2013-07-10

上傳用戶：zhyiroy
GF_2_m_域乘法器的快速設(shè)計(jì)及FPGA實(shí)現(xiàn)

GF_2_m_域乘法器的快速設(shè)計(jì)及FPGA實(shí)現(xiàn)，對(duì)于rs編翼碼的理解和設(shè)計(jì)有幫助

標(biāo)簽： FPGA GF 乘法器

上傳時(shí)間： 2013-08-16

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模擬乘法器ADL5391的原理與應(yīng)用

簡(jiǎn)單介紹了ADI公司推出的新一代高性能模擬乘法器ADL5391的主要特性和工作原理。給出了基于ADL5391的寬帶乘法器的典型應(yīng)用電路，并對(duì)其進(jìn)行了測(cè)試。最后設(shè)計(jì)了基于ADL5391的二倍頻電路，測(cè)試結(jié)果表明該二倍頻電路具有性能穩(wěn)定、工作頻帶寬、測(cè)量精度高、抗干擾能力強(qiáng)等優(yōu)點(diǎn)。

標(biāo)簽： 5391 ADL 模擬乘法器

上傳時(shí)間： 2013-10-25

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定點(diǎn)乘法器設(shè)計(jì)(中文)

　定點(diǎn)乘法器設(shè)計(jì)(中文) 　運(yùn)算符：　　+ 對(duì)其兩邊的數(shù)據(jù)作加法操作; A + B 　　- 從左邊的數(shù)據(jù)中減去右邊的數(shù)據(jù); A - B 　　- 對(duì)跟在其后的數(shù)據(jù)作取補(bǔ)操作，即用0減去跟在其后的數(shù)據(jù); - B 　　* 對(duì)其兩邊的數(shù)據(jù)作乘法操作; A * B 　　& 對(duì)其兩邊的數(shù)據(jù)按位作與操作; A & B 　　# 對(duì)其兩邊的數(shù)據(jù)按位作或操作; A # B 　　@ 對(duì)其兩邊的數(shù)據(jù)按位作異或操作; A @ B 　　~ 對(duì)跟在其后的數(shù)據(jù)作按位取反操作; ~ B 　　<< 以右邊的數(shù)據(jù)為移位量將左邊的數(shù)據(jù)左移; A << B 　　$ 將其兩邊的數(shù)據(jù)按從左至右順序拼接; A $ B

標(biāo)簽： 定點(diǎn) 乘法器設(shè)計(jì)

上傳時(shí)間： 2013-12-17

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模擬乘法器及其在運(yùn)算電路中的應(yīng)用

　　模擬乘法器在運(yùn)算電路中的應(yīng)用　　8.6.1 乘法運(yùn)算電路　　8.6.2 除法運(yùn)算電路　　8.6.3 開(kāi)方運(yùn)算電路

標(biāo)簽： 模擬乘法器中的應(yīng)用運(yùn)算電路

上傳時(shí)間： 2013-10-10

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8位十進(jìn)制乘法器

EDA課程設(shè)計(jì)8位十進(jìn)制乘法器。

標(biāo)簽： 8位十進(jìn)制乘法器

上傳時(shí)間： 2013-10-17

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基于FPGA 的單精度浮點(diǎn)數(shù)乘法器設(shè)計(jì)

設(shè)計(jì)了一個(gè)基于FPGA的單精度浮點(diǎn)數(shù)乘法器.設(shè)計(jì)中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹(shù)型結(jié)構(gòu),并提出對(duì)Wallace樹(shù)產(chǎn)生的2個(gè)偽和采用部分相加的方式,提高了乘法器的運(yùn)算速度;加入對(duì)特殊值的處理模塊,完善了乘法器的功能.本設(shè)計(jì)在Altera DE2開(kāi)發(fā)板上進(jìn)行了驗(yàn)證.

標(biāo)簽： FPGA 精度浮點(diǎn)數(shù) 乘法器設(shè)計(jì)

上傳時(shí)間： 2013-10-09

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8位十進(jìn)制乘法器

EDA課程設(shè)計(jì)8位十進(jìn)制乘法器。

標(biāo)簽： 8位十進(jìn)制乘法器

上傳時(shí)間： 2013-10-09

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基于FPGA 的單精度浮點(diǎn)數(shù)乘法器設(shè)計(jì)

設(shè)計(jì)了一個(gè)基于FPGA的單精度浮點(diǎn)數(shù)乘法器.設(shè)計(jì)中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹(shù)型結(jié)構(gòu),并提出對(duì)Wallace樹(shù)產(chǎn)生的2個(gè)偽和采用部分相加的方式,提高了乘法器的運(yùn)算速度;加入對(duì)特殊值的處理模塊,完善了乘法器的功能.本設(shè)計(jì)在Altera DE2開(kāi)發(fā)板上進(jìn)行了驗(yàn)證.

標(biāo)簽： FPGA 精度浮點(diǎn)數(shù) 乘法器設(shè)計(jì)

上傳時(shí)間： 2013-10-13

上傳用戶：yl1140vista
一個(gè)并行高速乘法器芯片的設(shè)計(jì)與實(shí)現(xiàn)

一個(gè)并行高速乘法器芯片的設(shè)計(jì)與實(shí)現(xiàn)

標(biāo)簽： 并行乘法器片的設(shè)計(jì)

上傳時(shí)間： 2014-01-08

上傳用戶：蟲(chóng)蟲(chóng)蟲(chóng)蟲(chóng)蟲(chóng)蟲(chóng)

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