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一種可以完成16位有符號(hào)／無符號(hào)二進(jìn)制數(shù)乘法的乘法器。該乘法器采用了改進(jìn)的Booth算法，簡(jiǎn)化了部分積的符號(hào)擴(kuò)展，采用Wallace樹和超前進(jìn)位加法器來進(jìn)一步提高電路的運(yùn)算速度。本乘法器可以作為嵌入式CPU內(nèi)核的乘法單元，整個(gè)設(shè)計(jì)用VHDL語言實(shí)現(xiàn)。
標(biāo)簽： Booth 符號(hào) 乘法器 二進(jìn)制數(shù)
上傳時(shí)間： 2013-12-23
上傳用戶：skfreeman
veilog實(shí)現(xiàn)的狀態(tài)機(jī)乘法器.可以參考
標(biāo)簽： veilog 狀態(tài) 乘法器
上傳時(shí)間： 2013-12-31
上傳用戶：yulg
該源碼實(shí)現(xiàn)了一個(gè)8*8位的乘法器，在實(shí)現(xiàn)的過程中用到了宏單元
標(biāo)簽： 源碼 乘法器
上傳時(shí)間： 2013-12-28
上傳用戶：bakdesec
布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.
標(biāo)簽： EDATOOL VHDL 乘法器 程序
上傳時(shí)間： 2015-05-20
上傳用戶：zycidjl
加法器 乘法器電路 除法器電路設(shè)計(jì) 鍵盤掃描電路設(shè)計(jì) 顯示電路
標(biāo)簽： 電路設(shè)計(jì) 加法器 乘法器 電路
上傳時(shí)間： 2015-05-29
上傳用戶：671145514
本系統(tǒng)基于直接數(shù)字頻率合成技術(shù)；以凌陽SPCE061A單片機(jī)為控制核心；采用寬帶運(yùn)放AD811和AGC技術(shù)使得50Ω負(fù)載上峰值達(dá)到6V±1V；由模擬乘法器AD835產(chǎn)生調(diào)幅信號(hào)；由數(shù)控電位器程控調(diào)制度；通過單片機(jī)改變頻率字實(shí)現(xiàn)調(diào)頻信號(hào)，最大頻偏可控；通過模擬開關(guān)產(chǎn)生ASK、PSK信號(hào)。系統(tǒng)的頻率范圍在100Hz～12MHz,穩(wěn)定度優(yōu)于10-5，最小步進(jìn)為10Hz
標(biāo)簽： SPCE 061A AD 061
上傳時(shí)間： 2015-06-03
上傳用戶：清風(fēng)冷雨
用vhdl語言設(shè)計(jì)CPU中的一部分：乘法器的設(shè)計(jì)，包括多種乘法器的設(shè)計(jì)方法！內(nèi)容為英文
標(biāo)簽： vhdl CPU 語言 分
上傳時(shí)間： 2015-06-11
上傳用戶：450976175
12乘12的乘法器 采用adhl語言編寫
標(biāo)簽： adhl 乘法器 語言 編寫
上傳時(shí)間： 2014-01-11
上傳用戶：silenthink
用walsh算法實(shí)現(xiàn)的符號(hào)數(shù)乘法器,asic流片時(shí),可以不用公司的付費(fèi)乘法器的ip core.
標(biāo)簽： walsh asic core 乘法器
上傳時(shí)間： 2015-06-22
上傳用戶：liuchee
移位相加硬件乘法器,基于FPGA的VHDL語言編寫的,含有全部文件
標(biāo)簽： FPGA VHDL 移位 硬件
上傳時(shí)間： 2015-07-01
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