現(xiàn)代電子系統(tǒng)中，F(xiàn)IR數(shù)字濾波器作為數(shù)字信號處理技術的重要組成部分，以其良好的線性特性在許多領域內(nèi)被廣泛的應用。在工程實踐中，往往要求信號處理具有實時性和靈活性，而已有的一些軟件和硬件實現(xiàn)方式則難以同時達到這兩方面的要求。 隨著可編程邏輯器件和EDA技術的發(fā)展，越來越多的人開始應用FPGA實現(xiàn)FIR濾波器，既保證了信號處理的實時性，又可兼顧靈活性的要求。但是普遍存在的問題是不能根據(jù)被濾波信號特點動態(tài)調(diào)整濾波器的濾波系數(shù)，只能完成單一特性的濾波工作。 本文將FPGA的快速性和計算機的靈活性通過USB2.0總線有機地結合起來，設計了一個基于FPGA的可調(diào)參數(shù)FIR濾波系統(tǒng)。此系統(tǒng)由計算機根據(jù)各種濾波器指標計算出濾波參數(shù)，通過USB2.0對FPGA芯片內(nèi)部的FIR多階濾波器進行參數(shù)配置，實現(xiàn)數(shù)字濾波器參數(shù)可調(diào)；配置后的FPGA濾波單元完成對A/D采集的信號進行濾波運算，濾波后的數(shù)據(jù)經(jīng)過緩存后通過USB2.0總線傳輸至計算機進行顯示、分析和儲存等進一步處理。在系統(tǒng)中采用有限狀態(tài)機對FPGA參數(shù)配置模式和濾波模式進行切換，保證了系統(tǒng)的有序運行。 本文通過性能測試和應用實例對系統(tǒng)進行驗證。實驗證明：該基于FPGA的可調(diào)參數(shù)FIR濾波系統(tǒng)參數(shù)配置方便，可以根據(jù)實際需要動態(tài)調(diào)整濾波參數(shù)，并且濾波效果良好，可有效濾除噪聲信號。
上傳時間： 2013-07-26
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隨著數(shù)碼技術的不斷發(fā)展，數(shù)字圖像處理的應用領域不斷擴大，其實時處理技術成為研究的熱點。VLSI技術的迅猛發(fā)展為數(shù)字圖像實時處理技術提供了硬件基礎。其中FPGA(現(xiàn)場可編程門陣列)的特點使其非常適用于進行一些基于像素級的圖像處理。 傳統(tǒng)的圖像顯示系統(tǒng)必須連接到PC才能觀察圖像視頻，存在著高速實時性、穩(wěn)定性問題。本設計脫離高清晰工業(yè)相機必須與PC連接才可以觀看到高清晰圖像的束縛，實現(xiàn)系統(tǒng)的小型化。針對130萬像素彩色1/2英寸鎂光CMOS圖像傳感器，提出用硬件實現(xiàn)Bayer格式到RGB格式轉(zhuǎn)換的設計方案，完成由黑白圖像到高清彩色圖像的轉(zhuǎn)換，用SDRAM作緩存，輸出標準VGA信號，可直接連接VGA顯示器、投影儀等設備進行實時的視頻圖像觀看，與模擬相機740X576分辨率(480線)圖像相比，設計圖像畫質(zhì)相當于1280X1024分辨率(750線)，最高幀率25fps，整個結構應用FPGA作為主控制器，用少量的緩存代替?zhèn)鹘y(tǒng)的大容量存儲，加快了運算速率，減小了電路規(guī)模，滿足圖像實時處理的要求，使展現(xiàn)出來的視頻圖像得到質(zhì)的飛躍。可以廣泛應用于工業(yè)控制和遠程監(jiān)控等領域。 論文研究的重點是采用altera公司EP2C芯片前端驅(qū)動CMOS圖像傳感器，實時采集Bayer圖像象素，分析研究CFA圖像插值算法，實現(xiàn)了基于FPGA的實時線性插值算法，能夠?qū)斎胧敲肯袼?bit、分辨率為1280×1204的Bayer模式圖像數(shù)據(jù)進行實時重構，輸出彩色RGB圖像。由端口FIFO作為數(shù)據(jù)緩沖，存儲一幀圖像到高速SDRAM，構建VGA顯示控制器，實現(xiàn)對輸入是每像素24bit(RGB101010)、分辨率為640×480、幀頻25HZ彩色圖像進行實時顯示。 整個模塊結構包括電源模塊單元等、CMOS成像單元、FPGA數(shù)據(jù)處理單元、SDRAM控制單元、VGA顯示接口單元。 最后，對系統(tǒng)進行了調(diào)試。經(jīng)實驗驗證，系統(tǒng)達到了實時性，能正確和可靠的工作。整個設計模塊能夠滿足高幀率和高清晰的實時圖像處理，占用系統(tǒng)資源很少，用較少的時間完成了圖像數(shù)據(jù)的轉(zhuǎn)換，提高了效率。
標簽： FPGA 實時圖像采集 與處理系統(tǒng)
上傳時間： 2013-06-08
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本研究針對目標識別等系統(tǒng)中由于載機轉(zhuǎn)動而使目標圖像發(fā)生旋轉(zhuǎn)，給測量及人眼觀察帶來的影響，因此需要對目標圖像進行實時的反旋轉(zhuǎn)處理，對目前出現(xiàn)的消像旋技術進行分析和比較，選擇從電子學消旋方法出發(fā)，研究圖像消像旋的方法，并給出了基于FPGA的實時消像旋系統(tǒng)的完整結構和相應的算法設計。 本文在對電子圖像消旋原理的深入分析的基礎上，設計并利用Visual C++6.0軟件仿真實現(xiàn)了一種優(yōu)化的快速旋轉(zhuǎn)算法，再利用后插值處理保證了圖像的質(zhì)量；構建了以ACEX EP1K100為核心的數(shù)字圖像實時消像旋系統(tǒng)，利用VHDL硬件描述語言實現(xiàn)了整個消像旋算法的FPGA設計。該系統(tǒng)利用高速相機和Camera Link接口傳輸圖像，提高了系統(tǒng)的運行速度。利用QuartusII和Matlab軟件對整個算法設計進行混合仿真實驗。實驗結果表明，該系統(tǒng)能夠成功地對采集到的灰度圖像進行消像旋處理，旋轉(zhuǎn)后的圖像清晰穩(wěn)定，像素誤差小于一個像素，而且對于視頻信號只有一幀的延時不到20ms，達到系統(tǒng)參數(shù)要求。
上傳時間： 2013-07-04
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數(shù)據(jù)采集是信號與信息系統(tǒng)中一個重要的組成部分，也是數(shù)字信號處理的關鍵環(huán)節(jié)。本論文主要介紹一種基于FPGA的數(shù)據(jù)采集系統(tǒng)，提出一種由高速A/D轉(zhuǎn)換芯片、高性能FPGA和PCI總線接口組成的數(shù)據(jù)采集系統(tǒng)方案及其的硬件電路實現(xiàn)方法。該系統(tǒng)利用AD器件對信號進行放大、差分轉(zhuǎn)換和模數(shù)轉(zhuǎn)換，利用FPGA設計內(nèi)部模塊和時鐘信號來進行電路控制及實現(xiàn)數(shù)據(jù)緩存、數(shù)據(jù)傳遞等功能，最后通過PCI邏輯接口把暫存在FPGA的數(shù)據(jù)傳送到PC主機。FPGA作為采集系統(tǒng)的核心部件，完成了內(nèi)部數(shù)字電路設計，使系統(tǒng)具有很高的可適應性、可擴展性和可調(diào)試性。 本論文從研究數(shù)據(jù)采集的理論出發(fā)，重點研究了A/D模數(shù)轉(zhuǎn)換、FPGA芯片設計及PCI總結接口設計，完成了系統(tǒng)的各級電路硬件設計，并通過系統(tǒng)仿真驗證了系統(tǒng)的可行性。
標簽： FPGA 數(shù)據(jù)采集 系統(tǒng)研究
上傳時間： 2013-04-24
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高速數(shù)據(jù)采集系統(tǒng)在信號檢測、雷達、圖像處理、網(wǎng)絡通信等領域有廣泛應用，不同的應用要求使用不同的總線和不同的設計，但是，無論基于何種應用，其設計的關鍵在接口的實現(xiàn)上。 @@ 隨著cPCI總線技術的發(fā)展，cPCI總線逐漸代替了PCI總線、VME總線，成為測控領域中最受人們青睞的總線形式。 @@ 為滿足高速采集過程中數(shù)據(jù)傳輸速度的要求和采集卡與PC機連接的機械強度的要求，本論文提出設計基于cPCI總線接口的數(shù)據(jù)采集系統(tǒng)。設計中利用單片F(xiàn)PGA芯片實現(xiàn)PCI協(xié)議，代替?zhèn)鹘y(tǒng)的FIFO芯片和串并轉(zhuǎn)換芯片，并完成對模擬電路的控制功能；并提出將應用程序中的一部分數(shù)據(jù)讀寫操作放入動態(tài)鏈接庫中，減少因應用程序反復調(diào)用驅(qū)動程序而造成的資源浪費和時間的延遲。 @@ 通過分析PCI總線協(xié)議，理解高頻數(shù)字電路設計方法和高速數(shù)據(jù)采集原理，本文開發(fā)了基于cPCI接口的高速數(shù)據(jù)采集系統(tǒng)。經(jīng)過綜合測試和現(xiàn)場應用驗證表明，采集系統(tǒng)已達到了要求的性能指標。 @@關鍵詞：FPGA；數(shù)據(jù)采集系統(tǒng)；cPCI； PC
上傳時間： 2013-07-08
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隨著半導體制造技術不斷的進步，SOC(System On a Chip)是未來IC產(chǎn)業(yè)技術研究關注的重點。由于SOC設計的日趨復雜化，芯片的面積增大，芯片功能復雜程度增大，其設計驗證工作也愈加繁瑣。復雜ASIC設計功能驗證已經(jīng)成為整個設計中最大的瓶頸。 使用FPGA系統(tǒng)對ASIC設計進行功能驗證，就是利用FPGA器件實現(xiàn)用戶待驗證的IC設計。利用測試向量或通過真實目標系統(tǒng)產(chǎn)生激勵，驗證和測試芯片的邏輯功能。通過使用FPGA系統(tǒng)，可在ASIC設計的早期，驗證芯片設計功能，支持硬件、軟件及整個系統(tǒng)的并行開發(fā)，并能檢查硬件和軟件兼容性，同時還可在目標系統(tǒng)中同時測試系統(tǒng)中運行的實際軟件。FPGA仿真的突出優(yōu)點是速度快，能夠?qū)崟r仿真用戶設計所需的對各種輸入激勵。由于一些SOC驗證需要處理大量實時數(shù)據(jù)，而FPGA作為硬件系統(tǒng)，突出優(yōu)點是速度快，實時性好。可以將SOC軟件調(diào)試系統(tǒng)的開發(fā)和ASIC的開發(fā)同時進行。 此設計以ALTERA公司的FPGA為主體來構建驗證系統(tǒng)硬件平臺，在FPGA中通過加入嵌入式軟核處理器NIOS II和定制的JTAG(Joint Test ActionGroup)邏輯來構建與PC的調(diào)試驗證數(shù)據(jù)鏈路，并采用定制的JTAG邏輯產(chǎn)生測試向量，通過JTAG控制SOC目標系統(tǒng)，達到對SOC內(nèi)部和其他IP(IntellectualProperty)的在線測試與驗證。同時，該驗證平臺還可以支持SOC目標系統(tǒng)后續(xù)軟件的開發(fā)和調(diào)試。 本文介紹了芯片驗證系統(tǒng)，包括系統(tǒng)的性能、組成、功能以及系統(tǒng)的工作原理；搭建了基于JTAG和FPGA的嵌入式SOC驗證系統(tǒng)的硬件平臺，提出了驗證系統(tǒng)的總體設計方案，重點對驗證系統(tǒng)的數(shù)據(jù)鏈路的實現(xiàn)進行了闡述；詳細研究了嵌入式軟核處理器NIOS II系統(tǒng)，并將定制的JTAG邏輯與處理器NIOS II相結合，構建出調(diào)試與驗證數(shù)據(jù)鏈路；根據(jù)芯片驗證的要求，設計出軟核處理器NIOS II系統(tǒng)與PC建立數(shù)據(jù)鏈路的軟件系統(tǒng)，并完成芯片在線測試與驗證。 本課題的整體任務主要是利用FPGA和定制的JTAG掃描鏈技術，完成對國產(chǎn)某型DSP芯片的驗證與測試，研究如何構建一種通用的SOC芯片驗證平臺，解決SOC驗證系統(tǒng)的可重用性和驗證數(shù)據(jù)發(fā)送、傳輸、采集的實時性、準確性、可測性問題。本文在SOC驗證系統(tǒng)在芯片驗證與測試應用研究領域，有較高的理論和實踐研究價值。
上傳時間： 2013-05-25
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為適應組合導航計算機系統(tǒng)的微型化、高性能度的要求，拓寬導航計算機的應用領域，本文設計出一種基于浮點型DSP(TMS320C6713)和可編程邏輯陣列器件(FPGA： EP1C12N240C8)協(xié)同合作的導航計算機系統(tǒng)。 論文在闡述了組合導航計算機的特點和應用要求后，提出基于DSP和FPGA的組合導航計算機系統(tǒng)方案。該方案以DSP為導航解算處理器，由FPGA完成IMU信號的采集和緩存以及系統(tǒng)控制信號的整合；DSP通過EMIF接口實現(xiàn)和FPGA通信。在此基礎上研究了各擴展通信接口、系統(tǒng)硬件原理圖和PCB的開發(fā)，且在FPGA中使用調(diào)用IP核來實現(xiàn)FIR低通濾波數(shù)據(jù)處理機抖激光陀螺的機抖振動的影響。其次，詳細闡述了利用TI公司的DSP集成開發(fā)環(huán)境和DSP/BIOS準實時操作系統(tǒng)開發(fā)多任務系統(tǒng)軟件的具體方案。本文引入DSP/BIOS實時操作系統(tǒng)提供的多任務機制，將采集處理按照功能劃分四個相對獨立的任務，這些任務在DSP/BIOS的調(diào)度下，按照用戶指定的優(yōu)先級運行，大大提高系統(tǒng)的工作效率。最后給了DSP芯片Bootloader的制作方法。 導航計算機系統(tǒng)研制開發(fā)是軟、硬件研究緊密結合的過程。在微型導航計算機系統(tǒng)方案建立的基礎上，本文首先討論了系統(tǒng)硬件整體設計和軟件開發(fā)流程；其次針對導航計算機系統(tǒng)各個功能模塊以及多項關鍵技術進行了設計與開發(fā)工作，涉及系統(tǒng)數(shù)據(jù)通信模塊、模擬信號采集模塊和數(shù)據(jù)存儲模塊；最后，對導航計算機系統(tǒng)進行了聯(lián)合調(diào)試工作，并對各個模塊進行了詳細的功能測試與驗證，完成了微型導航計算機系統(tǒng)的制作。 以DSP/FPGA作為導航計算機硬件平臺的捷聯(lián)式慣性導航實時數(shù)據(jù)系統(tǒng)能夠滿足系統(tǒng)所要求的高精度、實時性、穩(wěn)定性要求，適應了其高性能、低成本、低功耗的發(fā)展方向。
上傳時間： 2013-04-24
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高速大容量數(shù)據(jù)采集存儲技術在通信、航天、氣象、雷達等多個領域中擁有著廣泛應用。各領域科技與信息技術不斷發(fā)展，對數(shù)據(jù)的采集和傳輸速率要求越來越高，對數(shù)據(jù)存儲的速度和容量要求也越來越高。高速數(shù)據(jù)存儲主要包括存儲介質(zhì)選取、存儲器控制、數(shù)據(jù)存儲和總線應用等，如何實時、高速、連續(xù)大量地采集存儲數(shù)據(jù)是一個關鍵性問題。 本文設計了一種基于FPGA控制的高速數(shù)據(jù)采集存儲系統(tǒng)。該系統(tǒng)選用符合ATA-6規(guī)范的IDE硬盤作為數(shù)據(jù)存儲介質(zhì)，采用RAID0配置的磁盤陣列形式，并配合板載的128MB內(nèi)存實現(xiàn)對數(shù)據(jù)的高速大容量穩(wěn)定存儲。 該磁盤陣列同時管理五個IDE硬盤，平均數(shù)據(jù)流達到250MB/s，峰值傳輸速率達到500MB/s，也可以擴展更多硬盤構成大容量的磁盤陣列。系統(tǒng)采用PCI-9054橋芯片與計算機連接，可同時存儲四路AD數(shù)據(jù)，可以通過人機交互界面實時監(jiān)控數(shù)據(jù)采集情況，在計算機上實現(xiàn)整個磁盤陣列的實時控制。
標簽： FPGA 高速數(shù)據(jù) 采集
上傳時間： 2013-06-14
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對弓網(wǎng)故障的檢測是當今列車檢測的一項重要任務。原始故障視頻圖像具有極大的數(shù)據(jù)量，使實時存儲和傳輸故障視頻圖像極其困難。由于視頻的數(shù)據(jù)量相當大，需要采用先進的視頻編解碼協(xié)議進行處理，進而實現(xiàn)檢測現(xiàn)場的實時監(jiān)控。 @@ H．264/AVC(Advanced Video Coding)作為MPEG-4的第10部分，因其具有超高的壓縮效率、極好的網(wǎng)絡親和性，而被廣泛研究與應用。H．264/AVC采用了先進的算法，主要有整數(shù)變換、1/4像素精度插值、多模式幀間預測、抗塊效應濾波器和熵編碼等。 @@ 本文使用硬件描述語言Verilog，以紅色颶風 II開發(fā)板作為硬件平臺，在開發(fā)工具QUARTUSII 6．0和MODELSIM_SE 6．1B環(huán)境中完成軟核的設計與仿真驗證。以Altera公司的CycloneII FPGA(Field Programmable Gate Array)EP2C35F484C8作為核心芯片，實現(xiàn)視頻圖像采集、存儲、顯示以及實現(xiàn)H．264/AVC部分算法的基本系統(tǒng)。 @@ FPGA以其設計靈活、高速、具有豐富的布線資源等特性，逐漸成為許多系統(tǒng)設計的首選，尤其是與Verilog和VHDL等語言的結合，大大變革了電子系統(tǒng)的設計方法，加速了系統(tǒng)的設計進程。 @@ 本文首先分析了FPGA的特點、設計流程、verilog語言等，然后對靜態(tài)圖像及視頻圖像的編解碼進行詳細的分析，比如H．264/AVC中的變換、量化、熵編碼等：并以JM10．2為平臺，運用H．264/AVC算法對視頻序列進行大量的實驗，對不同分辨率、量化步長、視頻序列進行編解碼以及對結果進行分析。接著以紅色颶風II開發(fā)板為平臺，進行視頻圖像的采集存儲、顯示分析，其中詳細分析了SAA7113的配置、CCD信號的A/D轉(zhuǎn)換、I2C總線、視頻的數(shù)字化ITU-R BT．601標準介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設計；最后運用verilog語言實現(xiàn)H．264/AVC部分算法，并進行功能仿真，得到預計的效果。 @@ 本文實現(xiàn)了整個視頻信號的采集存儲、顯示流程，詳細研究了H．264/AVC算法，并運用硬件語言實現(xiàn)了部分算法，對視頻編解碼芯片的設計具有一定的參考價值。 @@關鍵詞：FPGA；H．264/AVC；視頻；verilog；編解碼
上傳時間： 2013-04-24
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隨著圖像處理技術和投影技術的不斷發(fā)展，人們對高沉浸感的虛擬現(xiàn)實場景提出了更高的要求，這種虛擬顯示的場景往往由多通道的投影儀器同時在屏幕上投影出多幅高清晰的圖像，再把這些單獨的圖像拼接在一起組成一幅大場景的圖像。而為了給人以逼真的效果，投影的屏幕往往被設計為柱面屏幕，甚至是球面屏幕。當圖像投影在柱面屏幕的時候就會發(fā)生幾何形狀的變化，而避免這種幾何變形的就是圖像拼接過程中的幾何校正和邊緣融合技術。 一個大場景可視化系統(tǒng)由投影機、投影屏幕、圖像融合機等主要模塊組成。在虛擬現(xiàn)實應用系統(tǒng)中，要實現(xiàn)高臨感的多屏幕無縫拼接以及曲面組合顯示，顯示系統(tǒng)還需要運用幾何數(shù)字變形及邊緣融合等圖像處理技術，實現(xiàn)諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關鍵設備在于圖像融合機，它實時采集圖形服務器，或者PC的圖像信號，通過圖像處理模塊對圖像信息進行幾何校正和邊緣融合，在處理完成后再送到顯示設備。 本課題提出了一種基于FPGA技術的圖像處理系統(tǒng)。該系統(tǒng)實現(xiàn)圖像數(shù)據(jù)的AiD采集、圖像數(shù)據(jù)在SRAM以及SDRAM中的存取、圖像在FPGA內(nèi)部的DSP運算以及圖像數(shù)據(jù)的D/A輸出。系統(tǒng)設計的核心部分在于系統(tǒng)的控制以及數(shù)字信號的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片，并利用VerilogHDL硬件描述語言在FPGA內(nèi)部設計了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。 本課題在FPGA圖像處理系統(tǒng)中設計了一個ARM處理器模塊，用于上電時對系統(tǒng)在圖像變化處理時所需參數(shù)進行傳遞，并能實時從上位機更新參數(shù)。該設計在提高了系統(tǒng)性能的同時也便于系統(tǒng)擴展。 本文首先介紹了圖像處理過程中的幾何變化和圖像融合的算法，接著提出了系統(tǒng)的設計方案及模塊劃分，然后圍繞FPGA的設計介紹了SDRAM控制器的設計方法，最后介紹了ARM處理器的接口及外圍電路的設計。
上傳時間： 2013-04-24
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