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仿真系統(tǒng)設(shè)計(jì)

  • Multisim10仿真教程

    Multisim10仿真教程Multisim10仿真教程

    標簽: Multisim 10 仿真教程

    上傳時間: 2013-06-06

    上傳用戶:lansedeyuntkn

  • 基于VC++和Direct3D的雷達PPI顯示器仿真

    雷達顯控終端作為對雷達數據的直觀表述,是各種雷達系統中的重要組成部分。該文對Direct3D 和雷達顯示器進行介紹,并在此基礎上,提出一種新的基于VC++和Direct3D 的雷達P 型顯示器仿真模型

    標簽: Direct3D PPI VC 雷達

    上傳時間: 2013-06-19

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  • ChenMobius數字通信系統的MATLAB仿真及FPGA實現

    自上個世紀九十年代以來,我國著名學者、現中國科學院院士、清華大學陳難先教授等人使用無窮級數的Mobius反演公式解決了一系列重要的應用物理中的逆問題,例如費米體系逆問題、信號處理等,開創了應用、推廣數論中的Mobius變換解決物理學中各種逆問題的巧妙方法,其工作在1990年得到了世界著名的《NATURE》雜志的整版專評與高度評價。華僑大學蘇武潯、張渭濱教授等則把Mobius變換的方法應用于幾種常用波形(包括周期矩形脈沖,奇偶對稱方波和三角波等)的傅立葉級數的逆變換運算,得到正、余弦函數及一般周期信號的各種常用波形的信號展開;并求得了與各種常用波形信號函數族相正交的函數族,以用于各展開系數的計算與信息的解調;而后把它們應用到通信系統中,提出了一種新的通信系統,即新型Chen-Mobius通信系統。 在新型通信系統中,把這種正交函數族應用于系統的相干調制解調中,取代傳統通信系統中調制解調所采用的三角正交函數族。正是這種正交函數族使得通信系統的傳輸性能大大提高,保密性加強,而且正交函數族產生很方便。 本文從軟件仿真和硬件實現兩個方面對Chen-Mobius通信系統進行了驗證。首先,利用MATLAB軟件構建Chen-Mobius數字通信系統,通過計算機編程,對Chen-Mobius單路、四路和八路的數字通信系統進行仿真分析,對該系統在不同信噪比情況下的錯誤概率進行了計算,并繪出了信噪比-錯誤概率曲線;其次,在QuartusⅡ軟件平臺上,利用VHDL語言文本輸入和原理圖輸入的方法構建Chen-Mobius數字通信系統,對該系統進行了仿真,包括設計綜合、引腳分配、仿真驗證、時序分析等;再次,在QuartusⅡ軟件仿真的基礎上,在Altera公司的Stratix GX芯片上,實現了硬件的編程和下載,從而完成了Chen-Mobius數字通信系統的FPGA實現;最后,從MATLAB軟件仿真和硬件實現的結果出發,通過分析系統的性能,簡單展望了Chen-Mobius數字通信系統的應用前景。 本文通過軟件仿真得到了Chen-Mobius數字通信系統的信噪比-錯誤概率曲線,從理論上驗證了該系統的強的抗干擾能力;利用FPGA完成了系統的硬件實現,從實際上驗證了該系統的可實現性。從兩方面都可以說明,Chen-Mobius通信系統雖然只是一個新的起點,但它卻預示著光明的應用前景。

    標簽: ChenMobius MATLAB FPGA 數字通信系統

    上傳時間: 2013-05-19

    上傳用戶:sa123456

  • DVBH發射端信道內碼和調制部分的FPGA設計和實現

    數字電視技術和超大規模深亞微米的系統級芯片設計技術是當前信息產業中最受關注的兩個方向。它們的交叉就是數字電視應用中的一系列系統級芯片和超深亞微米專用集成電路。其中信道處理系統及其相關芯片更是集中了數字信號處理前向糾錯編解碼等數字電視傳輸的核心技術,成為設計和開發整個數字電視系統的關鍵之一。數字高清晰度電視(Digital HDTV)做為第三代電視標準,已成為當今世界高技術競爭的焦點,本文正是從這個交叉點上出發對DVB-H(Digital Video Broadcasting-Handheld)標準中所涉及的信道編碼和調制部分進行了研究,重點分析了信道內編碼部分的硬件優化實現。本項目完成了DVB-H傳輸系統信道編碼的FPGA硬件設計和實現,系統所有FPGA硬件電路設計采用了Veillog HDL語言編寫。同時對清華大學數字電視地面傳輸標準DMB-T(Terrestrial Digital Multimedia/TV Broadcasting)中的關鍵技術做了研究,與DVB標準中的相關技術做了對比。 本文首先對DVB.H以及COFDM的相關理論進行介紹和研究。然后針對DVB-H信道編碼調制器中的部分核心算法的FPGA設計和實現進行了詳細的研究工作,包括外編碼、內編碼(卷積刪余)、內交織(包括比特交織和符號交織)、星座映射、幀形成、OFDM調制的部分設計等。相應地對DVB-H信道解碼解調器中的部分算法的FPGA設計的研究工作做了描述,包括符號解交織和比特解交織。同時對清華大學數字電視地面傳輸標準DMB-T外接收機中頻域和時域解交織模塊的FPGA設計實現做了描述。 筆者在項目中完成的主要工作有: (1)與項目組成員合作制定系統框架,劃分模塊。 (2)對所負責的模塊,包括外編碼、內編碼(卷積刪余)、內交織(包括比特交織和符號交織)、星座映射、幀形成、OFDM調制的算法進行研究并加以優化,建立軟件仿真模型,進行FPGA設計,仿真和實現。

    標簽: DVBH FPGA 發射端 信道

    上傳時間: 2013-06-10

    上傳用戶:rockjablew

  • DVBT發射機系統中的OFDM調制FPGA實現

    該項目完成的是DVB-T發射機系統中OFDM調制部分的FPGA設計.DVB-T是ETSI(歐洲電信標準委員會)提出的數字地面電視廣播系統標準,在業界影響很廣.整個DVB-T發射機系統包括RS編碼,內交織,卷積編碼,外交織,星座映射,IFFT變換等主要部分.該項目組負責以FPGA為主體的硬件平臺的搭建及編碼,調制部分的FPGA軟件設計,作者完成了2k模式下IFFT變換的軟件設計.該文首先介紹了OFDM及DVB-T相關原理,然后比較分析了各種FFT算法及實現結構的復雜度,最后采取了一種Radix2

    標簽: DVBT OFDM FPGA 發射機

    上傳時間: 2013-05-17

    上傳用戶:gundamwzc

  • DVBT信道編解碼算法研究及FPGA實現

    數字通信系統中,在實際信道上傳輸數字信號時,由于信道傳輸特性不理想及噪聲的影響,接收端所收到的數字信號不可避免地會發生錯誤。為了減小誤碼率,提高接收質量,必須采用差錯控制編碼。對于數字視頻通信系統這類高碼率,高要求的系統,為了提供優良的圖象質量,采用差錯控制編碼尤為重要。 本文采用的DVB-T系統差錯控制技術是針對于數字視頻通信而設計的,提出了糾錯編碼結合交織技術的實現方案,即RS(204,188,8)截短碼、卷積交織、卷積碼三種技術的級聯。各技術中的參數設計為輸入的MPEG-2傳輸流(TS流)提供了便利,在編碼后可以保持傳輸流的幀結構和同步字節不改變,使接收端的同步捕獲和同步跟蹤成為可能。 本文首先簡要介紹了差錯控制技術,DVB-T系統,以及硬件實現所用到的FPGA實現方法。然后分別研究RS碼、卷積交織、卷積碼的編解碼原理,并提出了三類技術的硬件實現方案。其中,重點論述了RS碼解碼的硬件實現。將RS碼解碼分為四個模塊:伴隨式計算,BM迭代,錢搜索和錯誤值計算,分別講述每個模塊的電路設計方案并給出仿真結果。最后,將該差錯控制系統應用于一個輸出速率恒定的實際數字視頻通信系統中,按系統需要,加入了接口電路和速率控制的設計。

    標簽: DVBT FPGA 信道 編解碼

    上傳時間: 2013-04-24

    上傳用戶:gcs333

  • stc12c5a60s2仿真器

    stc12c5a60s2系列仿真器使用說明書

    標簽: stc 12c a60 60s

    上傳時間: 2013-06-28

    上傳用戶:徐孺

  • 基于Multisim的計算機組成原理實驗仿真

    基于Multisim的計算機組成原理實驗仿真.pdf

    標簽: Multisim 計算機組成原理 實驗仿真

    上傳時間: 2013-05-17

    上傳用戶:6546544

  • 三相異步電機矢量控制仿真模型

    實現了三相異步電機的svpwm的仿真,效果很好,自己調通并使用

    標簽: 三相異步電機 矢量控制 仿真模型

    上傳時間: 2013-07-08

    上傳用戶:1427796291

  • JPEG2000算術編碼的研究與FPGA實現

    JPEG2000是由ISO/ITU-T組織下的IEC JTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標準.與JPEG(Joint Photographic Experts Group)相比,JPEG2000能夠提供更好的數據壓縮比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多種特性使得它具有廣泛的應用前景.但是,JPEG2000是一個復雜編碼系統,目前為止的軟件實現方案的執行時間和所需的存儲量較大,若想將JPEG2000應用于實際中,有著較大的困難,而用硬件電路實現JPEG2000或者其中的某些模塊,必然能夠減少JPEG200的執行時間,因而具有重要的意義.本文首先簡單介紹了JPEG2000這一新的靜止圖像壓縮標準,然后對算術編碼的原理及實現算法進行了深入的研究,并重點探討了JPEG2000中算術編碼的硬件實現問題,給出了一種硬件最優化的算術編碼實現方案.最后使用硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器傳輸級(Register Transfer Level,RTL描述了該硬件最優化的算術編碼實現方案,并以Altera 20K200E FPGA為基礎,在Active-HDL環境中進行了功能仿真,在Quartus Ⅱ集成開發環境下完成了綜合以及后仿真,綜合得到的最高工作時鐘頻率達45.81MHz.在相同的輸入條件下,輸出結果表明,本文設計的硬件算術編碼器與實現JPEG2000的軟件:Jasper[2]中的算術編碼模塊相比,處理時間縮短了30﹪左右.因而本文的研究對于JPEG2000應用于數字監控系統等實際應用有著重要的意義.

    標簽: JPEG 2000 FPGA 算術編碼

    上傳時間: 2013-05-16

    上傳用戶:671145514

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