這是一個定時比較器，當數據a和b高幾位一致時再對數據進行比較，可以根據自己設計進行相關參數修改
上傳時間： 2013-12-26
上傳用戶：hzy5825468
1、本網吧多媒體系統采用B/S結構，使用安全方便，操作簡單； 2、網站式瀏覽頁面，清晰，人性化，觀賞性強； 3、網頁形式播放影片.讓客戶更有新鮮感； 4、提供強大的搜索系統,讓客戶更快更準確找到想要的影片； 5、采用 Access 數據庫，提供智能化后臺管理，雙模式切換選擇； 6、電影自動添加，減少網吧管理工作量； 7、本地內網架設WEB.高效,快速連接； 8、數據庫自動備份功能，免去手動備份數據，更安全更省心； 9、增加上網者找查及求片功能，方便網管及時并準確發布新影片； 10、增加圖片廣告位及點播流媒體片頭廣告，增加網吧附帶收入
標簽： 多媒體系統
上傳時間： 2014-01-16
上傳用戶：evil
IntraWeb電影程序 B/S類型的演示 Delphi+Internet 開發的電影服務器 系統登錄電影網站的用戶名和密碼都是admin 觀看電影的最低要求: 請確保你的系統已經安裝媒體播放器9.0和RealOne播放器并且得升級瀏覽器為IE6.0以上,且系統比較支持COOKIE. 程序占用了90端口.在運行時請確保此端口沒被其它程序占用.
標簽： IntraWeb Internet Delphi admin
上傳時間： 2013-12-18
上傳用戶：lijinchuan
除法器的設計本文所采用的除法原理是：對于八位無符號被除數A，先對A轉換成高八位是0低八位是A的數C，在時鐘脈沖的每個上升沿C 向左移動一位，最后一位補零，同時判斷C的高八位是否大于除數B，如是則C的高八位減去B，同時進行移位操作，將C的第二位置1。否則，繼續移位操作。經過八個周期后，所得到的C的高八位為余數，第八位為商。從圖(1)可清楚地看出此除法器的工作原理。此除法器主要包括比較器、減法器、移位器、控制器等模塊。
上傳時間： 2014-11-23
上傳用戶：皇族傳媒
費諾編碼的步驟: A 將概率按從大到小的順序排列 B 按編碼進制數將概率分組，使每組概率和盡可能接近或相等。 C 給每組分配一位碼元 D 將每一分組再按同樣原則劃分，重復b和c，直到概率不再可分為止
上傳時間： 2016-06-24
上傳用戶：xinyuzhiqiwuwu
基于verilog HDL的自動售貨機控制電路設計: 可以對5種不同種類的貨物進行自動售貨,價格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機可以接受1元,5角,1角三種硬幣(即有三種輸入信號IY,IWJ,IYJ),并且在一個3位7段LED(二位代表元,一位代表角)顯示以投入的總錢數，最大9.90元，如果大于該數值，新投入的硬幣會退出,選擇貨物的輸入信號Ia,Ib,Ic,Id,Ie和一個放棄信號In,輸出指示信號為 Sa, Sb ,Sc ,Sd, Se 分別表示售出相應的貨物,同時輸出的信號yuan, jiao代表找零,相應每個脈沖代表找零相應的硬幣，上述輸入和輸出信號均是一個固定寬度的脈沖信號。
上傳時間： 2016-07-12
上傳用戶：lanwei
EDA實驗--UART串口實驗：UART 主要有由數據總線接口、控制邏輯、波特率發生器、發送部分和接收部分等組成。UART 發送器 --- 發送器每隔16 個CLK16 時鐘周期輸出1 位，次序遵循1位起始位、8位數據位（假定數據位為8位）、1位校驗位（可選）、1位停止位。 UART 接收器 --- 串行數據幀和接收時鐘是異步的，發送來的數據由邏輯1 變為邏輯0 可以視為一個數據幀的開始。接收器先要捕捉起始位，確定rxd 輸入由1 到0，邏輯0 要8 個CLK16 時鐘周期，才是正常的起始位，然后在每隔16 個CLK16 時鐘周期采樣接收數據，移位輸入接收移位寄存器rsr，最后輸出數據dout。還要輸出一個數據接收標志信號標志數據接收完。 波特率發生器 --- UART 的接收和發送是按照相同的波特率進行收發的。波特率發生器產生的時鐘頻率不是波特率時鐘頻率，而是波特率時鐘頻率的16 倍，目的是為在接收時進行精確地采樣，以提出異步的串行數據。 --- 根據給定的晶振時鐘和要求的波特率算出波特率分頻數。
上傳時間： 2014-01-25
上傳用戶：xsnjzljj
sourceforge歷史版本完整下載: http://sourceforge.net/project/showfiles.php?group_id=202044 提供了基于b樹索引算法的文件數據數據庫模塊詳見storage/目錄下面的 btree.c與pager.c container目錄為常用的容器實現，如果rbtree avltree map heap list vector hashtable deque T樹 B樹, test目錄為測試程序代碼經過初步測試，比較穩定。 os_api:裝一些操作系統相關的接口函數。已完成event mutex sem thread pipe相關的封裝 advance_container:提供優先級消息隊列,普通消息隊列，定時器容器。 frame:目前提供了listerner（linux下版本，模仿ace的反應器）定時器 algorithm:補充了堆排序 與快速排序 所有代碼均已在windows linux與uclinux + arm44b0平臺下測試 歡迎交流 msn:lsccsl@163.net mail:lsccsl@tom.com
標簽： sourceforge showfiles group_id project
上傳時間： 2016-07-16
上傳用戶：lili123
使用verilog作為CPU設計語言實現單數據通路五級流水線的CPU。具有32個通用寄存器、一個程序計數器PC、一個標志寄存器FLAG，一個堆棧寄存器STACK。存儲器尋址粒度為字節。數據存儲以32位字對準。采用32位定長指令格式，采用Load/Store結構，ALU指令采用三地址格式。支持有符號和無符號整數加、減、乘、除運算，并支持浮點數加、減、乘、除四種運算，支持與、或、異或、非4種邏輯運算，支持邏輯左移、邏輯右移、算術右移、循環右移4種移位運算，支持Load/Store操作，支持地址/立即數加載操作，支持無條件轉移和為0轉移、非0轉移、無符號>轉移、無符號<轉移、有符號>轉移、有符號<轉移等條件轉移。
上傳時間： 2013-12-11
上傳用戶：源弋弋
8通道24位AD轉換器ADS1218操作函數，包含寄存器設置和flash操作。
上傳時間： 2013-12-26
上傳用戶：wendy15
