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內(nèi)核通信

  • 定制簡(jiǎn)單LED的IP核的設(shè)計(jì)源代碼

    定制簡(jiǎn)單LED的IP核的設(shè)計(jì)源代碼

    標(biāo)簽： LED 定制 IP核 源代碼

    上傳時(shí)間： 2013-10-19

    上傳用戶：gyq

  • 基于Quartus II免費(fèi)IP核的雙端口RAM設(shè)計(jì)實(shí)例

    　　QuartusII中利用免費(fèi)IP核的設(shè)計(jì) 　　作者：雷達(dá)室 　　以設(shè)計(jì)雙端口RAM為例說(shuō)明。 　　Step1：打開(kāi)QuartusII，選擇File—New Project Wizard，創(chuàng)建新工程，出現(xiàn)圖示對(duì)話框，點(diǎn)擊Next；

    標(biāo)簽： Quartus RAM IP核 雙端口

    上傳時(shí)間： 2013-10-18

    上傳用戶：909000580

  • 基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)

    基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)

    標(biāo)簽： FPGA GPIB 接口 IP核

    上傳時(shí)間： 2013-10-19

    上傳用戶：wudu0932

  • ISE新建工程及使用IP核步驟詳解

    ISE新建工程及使用IP核步驟詳解

    標(biāo)簽： ISE IP核 工程

    上傳時(shí)間： 2015-01-01

    上傳用戶：liuxinyu2016

  • ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項(xiàng)

    ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項(xiàng)

    標(biāo)簽： ISE_IP DDR ip 教程

    上傳時(shí)間： 2015-01-01

    上傳用戶：wangyi39

  • 基于Xilinx+FPGA的OFDM通信系統(tǒng)基帶設(shè)計(jì)-程序

    《基于Xilinx FPGA的OFDM通信系統(tǒng)基帶設(shè)計(jì)》附帶的代碼

    標(biāo)簽： Xilinx FPGA OFDM 通信系統(tǒng)

    上傳時(shí)間： 2013-12-21

    上傳用戶：王慶才

  • 基于NiosII軟核處理器的步進(jìn)電機(jī)接口設(shè)計(jì)

        NiosII軟核處理器是Altera公司開(kāi)發(fā)，基于FPGA操作平臺(tái)使用的一款高速處理器，為了適應(yīng)高速運(yùn)動(dòng)圖像采集，提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計(jì)，使用verilog HDL語(yǔ)言完成該接口設(shè)計(jì)，最后通過(guò)QuartusII軟件，給出了實(shí)驗(yàn)仿真結(jié)果。

    標(biāo)簽： NiosII 軟核處理器 步進(jìn)電機(jī) 接口設(shè)計(jì)

    上傳時(shí)間： 2015-01-02

    上傳用戶：妄想演繹師

  • 基于FPGA的DDS IP核設(shè)計(jì)方案

    以Altera公司的Quartus Ⅱ 7.2作為開(kāi)發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號(hào)源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實(shí)現(xiàn)了整個(gè)信號(hào)源的硬件開(kāi)發(fā)平臺(tái)，達(dá)到既簡(jiǎn)化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。

    標(biāo)簽： FPGA DDS IP核 設(shè)計(jì)方案

    上傳時(shí)間： 2013-12-22

    上傳用戶：forzalife

  • 用FPGA實(shí)現(xiàn)RS485通信接口芯片

    在點(diǎn)對(duì)多點(diǎn)主從通信系統(tǒng)中,需要合適的接口形式和通信協(xié)議實(shí)現(xiàn)主站與各從站的信息交換。RS -485 接口是適合這種需求的一種標(biāo)準(zhǔn)接口形式。當(dāng)選擇主從多點(diǎn)同步通信方式時(shí),工作過(guò)程與幀格式符合HDLC/SDLC協(xié)議。介紹了采用VHDL 語(yǔ)言在FPGA 上實(shí)現(xiàn)的以HDLC/ SDLC 協(xié)議控制為基礎(chǔ)的RS - 485 通信接口芯片。實(shí)驗(yàn)表明,這種接口芯片操作簡(jiǎn)單、體積小、功耗低、可靠性高,極具實(shí)用價(jià)值。

    標(biāo)簽： FPGA 485 RS 通信接口

    上傳時(shí)間： 2014-01-02

    上傳用戶：z240529971

  • 基于Actel FPGA的CoreFFT應(yīng)用

    CoreFFT 是Actel 公司提供的基于Actel FPGA 結(jié)構(gòu)優(yōu)化的微秒級(jí)FFT 運(yùn)算軟核，為客戶提供功能強(qiáng)大和高效的DSP 解決方案。CoreFFT 應(yīng)用于Actel 以Flash 和反熔絲技術(shù)為基礎(chǔ)的現(xiàn)場(chǎng)可編程門陣列（FPGA）器件，專為講求高可靠性的應(yīng)用場(chǎng)合而設(shè)計(jì)，如雷達(dá)、地面和高空通信、聲學(xué)、石油和醫(yī)療信號(hào)處理等，應(yīng)用于需要耐受高溫并對(duì)固件錯(cuò)誤和輻射有免疫能力的場(chǎng)合。CoreFFT 可生成專為Actel FPGA 而優(yōu)化的軟核，進(jìn)行FFT 變換，將信號(hào)從時(shí)域轉(zhuǎn)移至頻域，從而分析信號(hào)的頻譜構(gòu)成。

    標(biāo)簽： CoreFFT Actel FPGA

    上傳時(shí)間： 2013-11-05

    上傳用戶：風(fēng)行天下

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