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分離器

基于FPGA的分頻器設(shè)計(jì),已經(jīng)通過(guò)了仿真(VHDL語(yǔ)言編寫(xiě))

基于FPGA的分頻器設(shè)計(jì),已經(jīng)通過(guò)了仿真(VHDL語(yǔ)言編寫(xiě))

標(biāo)簽： FPGA VHDL 分頻器仿真

上傳時(shí)間： 2013-12-14

上傳用戶(hù)：haoxiyizhong
介紹了基于VHDL的可編程分頻器在波形發(fā)生器中的應(yīng)用的方法

介紹了基于VHDL的可編程分頻器在波形發(fā)生器中的應(yīng)用的方法，利用這一方法，可使波形頻率在大范圍內(nèi)變化。

標(biāo)簽： VHDL 可編程分頻器中的應(yīng)用波形發(fā)生器

上傳時(shí)間： 2014-01-08

上傳用戶(hù)：秦莞爾w
本文介紹了兩種分頻系數(shù)為整數(shù)或半整數(shù)的可控分頻器的設(shè)計(jì)方法。其中之一可以實(shí)現(xiàn)50％的奇數(shù)分頻。利用VHDL語(yǔ)言編程

本文介紹了兩種分頻系數(shù)為整數(shù)或半整數(shù)的可控分頻器的設(shè)計(jì)方法。其中之一可以實(shí)現(xiàn)50％的奇數(shù)分頻。利用VHDL語(yǔ)言編程，并用QUARTERS||4.0進(jìn)行仿真，用 FPGA 芯片實(shí)現(xiàn)。關(guān)鍵詞：半整數(shù)，可控分頻器，VHDL, FPGA

標(biāo)簽： VHDL 分頻整數(shù) 系數(shù)

上傳時(shí)間： 2015-11-27

上傳用戶(hù)：tyler
vhdl語(yǔ)言描述分頻器

vhdl語(yǔ)言描述分頻器，實(shí)現(xiàn)2、4、8、16……分頻，經(jīng)過(guò)實(shí)踐

標(biāo)簽： vhdl 語(yǔ)言分頻器

上傳時(shí)間： 2013-12-30

上傳用戶(hù)：hongmo
verilog分頻器～時(shí)鐘為50hmz

verilog分頻器～時(shí)鐘為50hmz，波特率采用9600bps～

標(biāo)簽： verilog hmz 50 分頻器

上傳時(shí)間： 2013-12-27

上傳用戶(hù)：lwwhust
lucene.net 2.0的中文分詞器

lucene.net 2.0的中文分詞器，采用最大向前匹配算法，附上源代碼和lucene.net.dll，希望這方面有興趣的互相交流一下。

標(biāo)簽： lucene 2.0 net 分

上傳時(shí)間： 2013-12-25

上傳用戶(hù)：zhangzhenyu
DPLL由鑒相器模K加減計(jì)數(shù)器脈沖加減電路同步建立偵察電路模N分頻器構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K

DPLL由鑒相器模K加減計(jì)數(shù)器脈沖加減電路同步建立偵察電路模N分頻器構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計(jì)數(shù)器的K值決定DPLL的精度和同步建立時(shí)間,K越大,則同步建立時(shí)間長(zhǎng),同步精度高.反之則短,低.

標(biāo)簽： signal_out signal_in DPLL 模

上傳時(shí)間： 2013-12-26

上傳用戶(hù)：希醬大魔王
使用verilog編寫(xiě)分頻器

使用verilog編寫(xiě)分頻器，包括奇分頻和偶分頻，可以進(jìn)行任意奇偶分頻

標(biāo)簽： verilog 編寫(xiě) 分頻器

上傳時(shí)間： 2016-01-23

上傳用戶(hù)：stvnash
任意整數(shù)分頻器的vhdl源程序,放心使用. 無(wú)版權(quán)問(wèn)題,歡迎copy.

任意整數(shù)分頻器的vhdl源程序,放心使用. 無(wú)版權(quán)問(wèn)題,歡迎copy.

標(biāo)簽： vhdl copy 整數(shù) 分頻器

上傳時(shí)間： 2016-01-28

上傳用戶(hù)：372825274
分頻器

分頻器，自己嘗試編輯的，20和40分頻，可以

標(biāo)簽： 分頻器

上傳時(shí)間： 2014-01-04

上傳用戶(hù)：梧桐

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