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分類(lèi)器

verilog分頻器～時(shí)鐘為50hmz

verilog分頻器～時(shí)鐘為50hmz，波特率采用9600bps～

標(biāo)簽： verilog hmz 50 分頻器

上傳時(shí)間： 2013-12-27

上傳用戶：lwwhust
lucene.net 2.0的中文分詞器

lucene.net 2.0的中文分詞器，采用最大向前匹配算法，附上源代碼和lucene.net.dll，希望這方面有興趣的互相交流一下。

標(biāo)簽： lucene 2.0 net 分

上傳時(shí)間： 2013-12-25

上傳用戶：zhangzhenyu
DPLL由鑒相器模K加減計(jì)數(shù)器脈沖加減電路同步建立偵察電路模N分頻器構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K

DPLL由鑒相器模K加減計(jì)數(shù)器脈沖加減電路同步建立偵察電路模N分頻器構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計(jì)數(shù)器的K值決定DPLL的精度和同步建立時(shí)間,K越大,則同步建立時(shí)間長(zhǎng),同步精度高.反之則短,低.

標(biāo)簽： signal_out signal_in DPLL 模

上傳時(shí)間： 2013-12-26

上傳用戶：希醬大魔王
使用verilog編寫分頻器

使用verilog編寫分頻器，包括奇分頻和偶分頻，可以進(jìn)行任意奇偶分頻

標(biāo)簽： verilog 編寫分頻器

上傳時(shí)間： 2016-01-23

上傳用戶：stvnash
任意整數(shù)分頻器的vhdl源程序,放心使用. 無版權(quán)問題,歡迎copy.

任意整數(shù)分頻器的vhdl源程序,放心使用. 無版權(quán)問題,歡迎copy.

標(biāo)簽： vhdl copy 整數(shù) 分頻器

上傳時(shí)間： 2016-01-28

上傳用戶：372825274
分頻器

分頻器，自己嘗試編輯的，20和40分頻，可以

標(biāo)簽： 分頻器

上傳時(shí)間： 2014-01-04

上傳用戶：梧桐
基于fpga和sopc的用VHDL語言編寫的EDA數(shù)控分頻器

基于fpga和sopc的用VHDL語言編寫的EDA數(shù)控分頻器

標(biāo)簽： fpga VHDL sopc EDA

上傳時(shí)間： 2014-01-03

上傳用戶：yan2267246
基于vhdl的數(shù)控分頻器設(shè)計(jì)的源代碼及仿真

基于vhdl的數(shù)控分頻器設(shè)計(jì)的源代碼及仿真

標(biāo)簽： vhdl 數(shù)控分頻器仿真

上傳時(shí)間： 2016-02-11

上傳用戶：410805624
VHDL經(jīng)典案例源碼有至少20個(gè)經(jīng)典案例,如:自動(dòng)售貨機(jī),分頻器

VHDL經(jīng)典案例源碼有至少20個(gè)經(jīng)典案例,如:自動(dòng)售貨機(jī),分頻器

標(biāo)簽： VHDL 案例分頻器源碼

上傳時(shí)間： 2013-12-01

上傳用戶：獨(dú)孤求源
一個(gè)簡(jiǎn)單的分頻器代碼,可以套用來作其他頻率的分頻

一個(gè)簡(jiǎn)單的分頻器代碼,可以套用來作其他頻率的分頻

標(biāo)簽： 分頻器代碼分頻頻率

上傳時(shí)間： 2014-06-18

上傳用戶：330402686

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