基于vhdl的數(shù)控分頻器設(shè)計(jì)的源代碼及仿真
資源簡(jiǎn)介：基于vhdl的數(shù)控分頻器設(shè)計(jì)的源代碼及仿真
上傳時(shí)間： 2016-02-11
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資源簡(jiǎn)介：數(shù)控分頻器的輸出信號(hào)頻率為輸入數(shù)據(jù)的函數(shù)。用傳統(tǒng)的方法設(shè)計(jì),其設(shè)計(jì)過程和電路都比較復(fù)雜,且設(shè)計(jì)成 果的可修改性和可移植性都較差。基于vhdl 的數(shù)控分頻器設(shè)計(jì),整個(gè)過程簡(jiǎn)單、快捷,極易修改,可移植性強(qiáng)。他可利用 并行預(yù)置數(shù)的加法計(jì)數(shù)器和減法計(jì)數(shù)器實(shí)現(xiàn)...
上傳時(shí)間： 2014-11-29
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資源簡(jiǎn)介：基于Quartus II的數(shù)控分頻器的項(xiàng)目設(shè)計(jì)，實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的任意進(jìn)制分頻，包含了項(xiàng)目文件和vhdl源代碼
上傳時(shí)間： 2017-07-18
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資源簡(jiǎn)介：基于FPGA的分頻器設(shè)計(jì),已經(jīng)通過了仿真(vhdl語言編寫)
上傳時(shí)間： 2013-12-14
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資源簡(jiǎn)介：數(shù)控分頻器設(shè)計(jì):對(duì)于一個(gè)加法計(jì)數(shù)器，裝載不同的計(jì)數(shù)初始值時(shí)，會(huì)有不同頻率的溢出輸出信號(hào)。計(jì)數(shù)器溢出時(shí)，輸出‘1’電平，同時(shí)溢出時(shí)的‘1’電平反饋給計(jì)數(shù)器的輸入端作為裝載信號(hào)；否則輸出‘0’電平。
上傳時(shí)間： 2015-07-16
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資源簡(jiǎn)介：利用數(shù)控分頻器設(shè)計(jì)硬件電子琴.硬件電子琴電路模塊設(shè)計(jì)
上傳時(shí)間： 2013-11-28
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資源簡(jiǎn)介：數(shù)控分頻器的設(shè)計(jì) 數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，例3的數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。
上傳時(shí)間： 2013-12-11
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資源簡(jiǎn)介：基于fpga和sopc的用vhdl語言編寫的EDA數(shù)控分頻器
上傳時(shí)間： 2014-01-03
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資源簡(jiǎn)介：基于vhdl的分頻器設(shè)計(jì)，這是源碼希望對(duì)大家有用。
上傳時(shí)間： 2014-01-25
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資源簡(jiǎn)介：基于vhdl的分頻器設(shè)計(jì)，分頻器在數(shù)字系統(tǒng)設(shè)計(jì)中應(yīng)用頻繁
上傳時(shí)間： 2017-03-31
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資源簡(jiǎn)介：用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
上傳時(shí)間： 2013-10-28
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資源簡(jiǎn)介：用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
上傳時(shí)間： 2015-01-02
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資源簡(jiǎn)介：基于vhdl語言描述的一個(gè)分頻器，根據(jù)端口值，可作為四分頻，八分頻等分頻器使用。
上傳時(shí)間： 2013-12-31
上傳用戶：集美慧
資源簡(jiǎn)介：《分頻器設(shè)計(jì)》絕對(duì)好用的EDA實(shí)驗(yàn)程序！已經(jīng)通過測(cè)試。vhdl語言編寫
上傳時(shí)間： 2013-11-29
上傳用戶：star_in_rain
資源簡(jiǎn)介：數(shù)控分頻器的設(shè)計(jì)數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。
上傳時(shí)間： 2016-10-13
上傳用戶：wangzhen1990
資源簡(jiǎn)介：用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間： 2013-08-30
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資源簡(jiǎn)介：半整數(shù)分頻器電路的vhdl源程序，供大家學(xué)習(xí)和討論。
上傳時(shí)間： 2013-12-24
上傳用戶：gxf2016
資源簡(jiǎn)介：vhdl語言寫的基數(shù)分頻器，多平臺(tái)，通過MODESIM仿真
上傳時(shí)間： 2015-07-20
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資源簡(jiǎn)介：用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間： 2015-08-20
上傳用戶：songrui
資源簡(jiǎn)介：由vhdl 語言實(shí)現(xiàn)的數(shù)控分頻 利用的是QUARTUES環(huán)境已經(jīng)得到驗(yàn)證
上傳時(shí)間： 2014-01-12
上傳用戶：teddysha
資源簡(jiǎn)介：vhdl語言編寫的2分頻器代碼，簡(jiǎn)單易懂
上傳時(shí)間： 2014-01-08
上傳用戶：lht618
資源簡(jiǎn)介：好的分頻器設(shè)計(jì)程序，有三個(gè)，二分頻，八分頻隨便改，比較實(shí)用
上傳時(shí)間： 2016-07-15
上傳用戶：songyue1991
資源簡(jiǎn)介：利用vhdl語言描述的5分頻器（改變程序中m1,m2值，可作為任意奇數(shù)分頻器）
上傳時(shí)間： 2013-12-23
上傳用戶：稀世之寶039
資源簡(jiǎn)介：利用計(jì)數(shù)器和分頻器設(shè)計(jì)一個(gè)實(shí)時(shí)的時(shí)鐘。一共需要1個(gè)模24計(jì)數(shù)器、2個(gè)模6計(jì)數(shù)器、2個(gè)模10計(jì)數(shù)器、一個(gè)生成1Hz的分頻器和6個(gè)數(shù)碼管解碼器。最終用HEX5~HEX4顯示小時(shí)（0~23），用HEX3~HEX2顯示分鐘（0~59），用HEX1~HEX0顯示秒鐘（0~59）。
上傳時(shí)間： 2014-12-20
上傳用戶：dbs012280
資源簡(jiǎn)介：用FPGA仿真實(shí)現(xiàn)數(shù)控分頻器，完整的工程文件
上傳時(shí)間： 2014-06-18
上傳用戶：dyctj
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)了奇數(shù)和偶數(shù)不同的分頻器設(shè)計(jì)
上傳時(shí)間： 2016-07-11
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資源簡(jiǎn)介：自己編的一個(gè)分頻器的程序模版 雖然原理很簡(jiǎn)單，經(jīng)過多次實(shí)踐很實(shí)用 被多次用在其它的程序中
上傳時(shí)間： 2015-03-20
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資源簡(jiǎn)介：CPLD 的程序,分頻器
上傳時(shí)間： 2014-01-12
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資源簡(jiǎn)介：vhdl語言描述分頻器，實(shí)現(xiàn)2、4、8、16……分頻，經(jīng)過實(shí)踐
上傳時(shí)間： 2013-12-30
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資源簡(jiǎn)介：fredivn.vhd 偶數(shù)分頻 fredivn1.vhd 奇數(shù)分頻 frediv16.vhd 16分頻 PULSE.vhd 數(shù)控分頻器
上傳時(shí)間： 2016-11-21
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