基于vhdl的數控分頻器設計的源代碼及仿真
資源簡介：基于vhdl的數控分頻器設計的源代碼及仿真
上傳時間： 2016-02-11
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資源簡介：數控分頻器的輸出信號頻率為輸入數據的函數。用傳統的方法設計,其設計過程和電路都比較復雜,且設計成 果的可修改性和可移植性都較差。基于vhdl 的數控分頻器設計,整個過程簡單、快捷,極易修改,可移植性強。他可利用 并行預置數的加法計數器和減法計數器實現...
上傳時間： 2014-11-29
上傳用戶：1051290259
資源簡介：基于Quartus II的數控分頻器的項目設計，實現對時鐘信號的任意進制分頻，包含了項目文件和vhdl源代碼
上傳時間： 2017-07-18
上傳用戶：yangbo69
資源簡介：基于FPGA的分頻器設計,已經通過了仿真(vhdl語言編寫)
上傳時間： 2013-12-14
上傳用戶：haoxiyizhong
資源簡介：數控分頻器設計:對于一個加法計數器，裝載不同的計數初始值時，會有不同頻率的溢出輸出信號。計數器溢出時，輸出‘1’電平，同時溢出時的‘1’電平反饋給計數器的輸入端作為裝載信號；否則輸出‘0’電平。
上傳時間： 2015-07-16
上傳用戶：wxhwjf
資源簡介：利用數控分頻器設計硬件電子琴.硬件電子琴電路模塊設計
上傳時間： 2013-11-28
上傳用戶：Shaikh
資源簡介：數控分頻器的設計 數控分頻器的功能就是當在輸入端給定不同輸入數據時，將對輸入的時鐘信號有不同的分頻比，例3的數控分頻器就是用計數值可并行預置的加法計數器設計完成的，方法是將計數溢出位與預置數加載輸入信號相接即可。
上傳時間： 2013-12-11
上傳用戶：黑漆漆
資源簡介：基于fpga和sopc的用vhdl語言編寫的EDA數控分頻器
上傳時間： 2014-01-03
上傳用戶：yan2267246
資源簡介：基于vhdl的分頻器設計，這是源碼希望對大家有用。
上傳時間： 2014-01-25
上傳用戶：watch100
資源簡介：基于vhdl的分頻器設計，分頻器在數字系統設計中應用頻繁
上傳時間： 2017-03-31
上傳用戶：腳趾頭
資源簡介：用VerilogHDL實現基于FPGA的通用分頻器的設計
上傳時間： 2013-10-28
上傳用戶：xiaoxiang
資源簡介：用VerilogHDL實現基于FPGA的通用分頻器的設計
上傳時間： 2015-01-02
上傳用戶：oooool
資源簡介：基于vhdl語言描述的一個分頻器，根據端口值，可作為四分頻，八分頻等分頻器使用。
上傳時間： 2013-12-31
上傳用戶：集美慧
資源簡介：《分頻器設計》絕對好用的EDA實驗程序！已經通過測試。vhdl語言編寫
上傳時間： 2013-11-29
上傳用戶：star_in_rain
資源簡介：數控分頻器的設計數控分頻器的功能就是當在輸入端給定不同輸入數據時，將對輸入的時鐘信號有不同的分頻比，數控分頻器就是用計數值可并行預置的加法計數器設計完成的，方法是將計數溢出位與預置數加載輸入信號相接即可。
上傳時間： 2016-10-13
上傳用戶：wangzhen1990
資源簡介：用Verilog實現基于FPGA的通用分頻器
上傳時間： 2013-08-30
上傳用戶：xingyuewubian
資源簡介：半整數分頻器電路的vhdl源程序，供大家學習和討論。
上傳時間： 2013-12-24
上傳用戶：gxf2016
資源簡介：vhdl語言寫的基數分頻器，多平臺，通過MODESIM仿真
上傳時間： 2015-07-20
上傳用戶：541657925
資源簡介：用Verilog實現基于FPGA的通用分頻器
上傳時間： 2015-08-20
上傳用戶：songrui
資源簡介：由vhdl 語言實現的數控分頻 利用的是QUARTUES環境已經得到驗證
上傳時間： 2014-01-12
上傳用戶：teddysha
資源簡介：vhdl語言編寫的2分頻器代碼，簡單易懂
上傳時間： 2014-01-08
上傳用戶：lht618
資源簡介：好的分頻器設計程序，有三個，二分頻，八分頻隨便改，比較實用
上傳時間： 2016-07-15
上傳用戶：songyue1991
資源簡介：利用vhdl語言描述的5分頻器（改變程序中m1,m2值，可作為任意奇數分頻器）
上傳時間： 2013-12-23
上傳用戶：稀世之寶039
資源簡介：利用計數器和分頻器設計一個實時的時鐘。一共需要1個模24計數器、2個模6計數器、2個模10計數器、一個生成1Hz的分頻器和6個數碼管解碼器。最終用HEX5~HEX4顯示小時（0~23），用HEX3~HEX2顯示分鐘（0~59），用HEX1~HEX0顯示秒鐘（0~59）。
上傳時間： 2014-12-20
上傳用戶：dbs012280
資源簡介：用FPGA仿真實現數控分頻器，完整的工程文件
上傳時間： 2014-06-18
上傳用戶：dyctj
資源簡介：用verilog實現了奇數和偶數不同的分頻器設計
上傳時間： 2016-07-11
上傳用戶：jhjjh
資源簡介：自己編的一個分頻器的程序模版 雖然原理很簡單，經過多次實踐很實用 被多次用在其它的程序中
上傳時間： 2015-03-20
上傳用戶：cjf0304
資源簡介：CPLD 的程序,分頻器
上傳時間： 2014-01-12
上傳用戶：671145514
資源簡介：vhdl語言描述分頻器，實現2、4、8、16……分頻，經過實踐
上傳時間： 2013-12-30
上傳用戶：hongmo
資源簡介：fredivn.vhd 偶數分頻 fredivn1.vhd 奇數分頻 frediv16.vhd 16分頻 PULSE.vhd 數控分頻器
上傳時間： 2016-11-21
上傳用戶：zl5712176
