這是用VHDL 語(yǔ)言編寫的參數(shù)可以直接設(shè)置的2n倍時(shí)鐘分頻器，在運(yùn)用時(shí)，不需要閱讀VHDL源代碼，只需要把clk_div2n.vhd加入當(dāng)前工程便可以直接調(diào)用clk_div2n.bsf。
標(biāo)簽： VHDL 語(yǔ)言 編寫 參數(shù)
上傳時(shí)間： 2015-08-23
上傳用戶：xinyuzhiqiwuwu
本文件介紹的是用VerilogHDL語(yǔ)言設(shè)計(jì)分頻器和32位計(jì)數(shù)器.
標(biāo)簽： VerilogHDL 語(yǔ)言 分頻器 計(jì)數(shù)器
上傳時(shí)間： 2013-12-15
上傳用戶：縹緲
本文主要介紹了50％占空比三分頻器的三種設(shè)計(jì)方法，并給出了圖形設(shè)計(jì)、VHDL設(shè)計(jì)、編譯結(jié)果和仿真結(jié)果。設(shè)計(jì)中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2軟件平臺(tái)上進(jìn)行。
標(biāo)簽： 三分頻 設(shè)計(jì)方法
上傳時(shí)間： 2014-01-25
上傳用戶：凌云御清風(fēng)
一個(gè)簡(jiǎn)單的中文分詞器,java語(yǔ)言描述，并附帶
標(biāo)簽： java 分 語(yǔ)言
上傳時(shí)間： 2015-09-01
上傳用戶：caixiaoxu26
一個(gè)3分頻器。可進(jìn)一步改裝成實(shí)際需要的分頻器使用
標(biāo)簽： 分頻器
上傳時(shí)間： 2014-11-28
上傳用戶：ruixue198909
CPLD 的程序,分頻器
標(biāo)簽： CPLD 程序 分頻器
上傳時(shí)間： 2014-01-12
上傳用戶：671145514
用verilog編寫適中分頻器 并且還有測(cè)試程序
標(biāo)簽： verilog 編寫 分頻器 測(cè)試程序
上傳時(shí)間： 2013-11-28
上傳用戶：dongqiangqiang
上傳時(shí)間： 2013-12-17
上傳用戶：evil
一對(duì)四分用器的VHDL源碼,（輸入：D ，輸出： Y3 Y2 Y1 Y0，另有兩個(gè)輸入控制端S1與S0控制輸出選擇）
標(biāo)簽： VHDL 分 源碼 輸入
上傳時(shí)間： 2013-12-30
上傳用戶：it男一枚
分頻器 FPGＡ程序設(shè)計(jì) 二分頻 對(duì)硬件設(shè)計(jì)有很大用處
標(biāo)簽： FPG 分頻器 二分頻 程序設(shè)計(jì)
上傳用戶：z754970244
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