verilog編寫的32位浮點加法器
標簽: verilog 編寫 浮點 加法器
上傳時間: 2015-03-09
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加法器(使用verilog編寫的),雖然簡單,但是這也是學習verilog最基礎的東西!希望大家一起學習!
標簽: verilog 加法器 編寫
上傳時間: 2013-12-10
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最高優先級編碼器 8位相等比較器 三人表決器(三種不同的描述方式) 加法器描述 8位總線收發器:74245 (注2) 地址譯碼(for m68008) 多路選擇器(使用select語句) LED七段譯碼 多路選擇器(使用if-else語句) 雙2-4譯碼器:74139 多路選擇器(使用when-else語句) 二進制到BCD碼轉換 多路選擇器 (使用case語句) 二進制到格雷碼轉換 雙向總線(注2) 漢明糾錯嗎譯碼器 三態總線(注2) 漢明糾錯嗎編碼器 解復用器
標簽: m68008 select 74245 for
上傳時間: 2015-04-11
上傳用戶:tianyi223
8位加法器的原代碼,主要內容下載看了就知道
標簽: 8位 加法器 代碼
上傳時間: 2013-12-16
上傳用戶:思琦琦
大學vhdl語言實驗大全,基于max-plus2平臺,內有8-3譯碼器,8位加法器,數字鐘,數碼顯示,74ls138,8,4位計數器,d,rs觸發器,加法器,交通燈等,此原碼基于長江大學可編程器件實驗箱,如要運行在其他平臺上需要重新定義管腳
標簽: max-plus vhdl 大學 加法器
上傳時間: 2013-12-23
上傳用戶:qiaoyue
用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。
標簽: Verilog HDL 全加器 語言
上傳時間: 2015-05-02
上傳用戶:zukfu
11,13,16位超前進位加法器的Verilog HDL源代碼。
標簽: Verilog HDL 11 13
上傳時間: 2013-12-28
上傳用戶:ouyangtongze
這個是帶輸入的加法器vhdl代碼,是帶有輸入端和進位的.
標簽: vhdl 輸入 加法器 代碼
上傳時間: 2013-11-30
上傳用戶:gxf2016
這個是帶先行進位的加法器的vhdl代碼,比較復雜,僅僅供大家參考.
標簽: vhdl 進位 加法器 代碼
上傳時間: 2014-01-03
上傳用戶:klin3139
測試向量波形產生:VHDL實例---加法器源程序
標簽: VHDL 測試 向量 加法器
上傳時間: 2013-12-04
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