四位二進制計數器與半加器
標簽： 二進制 計數器 半加器
上傳時間： 2013-12-24
上傳用戶：來茴
vhdl基于半加器的全加器描述及仿真
標簽： vhdl 半加器 全加器 仿真
上傳時間： 2014-11-25
上傳用戶：zycidjl
用VHDL設計一個4位二進制并行半加器，要求將被加數、加數和加法運算和用動態掃描的方式共陰數碼管一同時顯示出
標簽： VHDL 二進制 并行 半加器
上傳時間： 2014-11-24
上傳用戶：haohaoxuexi
本文件包是在MAX+plus II 軟件環境下實現半加器的邏輯功能
標簽： plus MAX II 軟件環境
上傳時間： 2014-01-15
上傳用戶：磊子226
全加器,有半加器和或門組成.元件例化語句.
標簽： 全加器 元件 半加器 或門
上傳時間： 2013-12-27
上傳用戶：13188549192
各種電子器件管腳圖,THD-1型數字電路實驗箱簡介,門電路及參數測試,半加器、全加器,數據選擇器,數碼比較器,譯碼器和數碼顯示器,鎖存器和觸發器,中規模計數器,雙向移位寄存器,三態門和數據總線,半導體存儲器,多諧振蕩器,單穩態觸發器,CMOS門電路及集成施密特觸發器,集成數模轉換器(DAC),逐次漸進型模數轉換器(ADC)
標簽： THD 電子器件 數字電路 實驗箱
上傳時間： 2013-12-19
上傳用戶：heart520beat
用1位半減器構成一位全減器，之后再構成8位全減器。有三個組件：h_suber，一位半減器，f_suber，一位全減器，f_suber8，8位全減器。
標簽： 半減器 減
上傳時間： 2016-06-30
上傳用戶：mpquest
半加器 或門 1位二進制全加器頂層設計描述
標簽： 半加器 二進制 全加器 或門
上傳時間： 2014-01-03
上傳用戶：cursor
用VHDL語言實現半加器。已經通過編譯和仿真
標簽： VHDL 語言 半加器 仿真
上傳時間： 2013-12-30
上傳用戶：cc1915
利用兩個半加器來組成的全加器，是簡單的vhdl語言入門
標簽： 半加器 全加器
上傳時間： 2017-06-09
上傳用戶：leixinzhuo
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