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用VHDL語言實現半加器。已經通過編譯和仿真

  • 資源大小:139 K
  • 上傳時間: 2013-12-30
  • 上傳用戶:magicchange
  • 資源積分:2 下載積分
  • 標      簽: VHDL 語言 半加器 仿真

資 源 簡 介

用VHDL語言實現半加器。已經通過編譯和仿真

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