隨著科學技術(shù)的發(fā)展與公共安全保障需求的提高，視頻監(jiān)控系統(tǒng)在工業(yè)生產(chǎn)、日常生活、警備與軍事方面的應(yīng)用越來越廣泛。采用基于 FPGA 的SOPC技術(shù)、H．264壓縮編碼技術(shù)和網(wǎng)絡(luò)傳輸控制技術(shù)實現(xiàn)網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)，在穩(wěn)定性、功能、成本與擴展性等方面都有著突出的優(yōu)勢，具有重要的學術(shù)意義與實用意義， 本課題所設(shè)計的網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)由以Nios Ⅱ為核心的嵌入式圖像服務(wù)器、相關(guān)網(wǎng)絡(luò)設(shè)備與若干PC機客戶端組成。嵌入式圖像服務(wù)器實時采集圖像，采用H．264 編碼算法進行壓縮，并持續(xù)監(jiān)聽網(wǎng)絡(luò)。PC機客戶端可通過網(wǎng)絡(luò)對服務(wù)器進行遠程訪問，接收編碼數(shù)據(jù)，使用H．264解碼算法重建圖像并實時顯示，使監(jiān)控人員有效地掌握現(xiàn)場情況， 在嵌入式圖像服務(wù)器設(shè)計階段，本文首先進行了芯片選型與開發(fā)平臺選擇。然后構(gòu)建圖像采集子系統(tǒng)，采用雙緩存乒乓交換的方法設(shè)計圖像采集用戶自定義模塊。接著設(shè)計雙Nios Ⅱ架構(gòu)的SOPC系統(tǒng)，闡述了雙軟核設(shè)計中定制連接、內(nèi)存芯片共享、數(shù)據(jù)搬移、通信與互斥的解決方法。同時完成了網(wǎng)絡(luò)服務(wù)器的設(shè)計，采用μC/OS-Ⅱ進行多任務(wù)的管理與調(diào)度， H．264視頻壓縮編解碼算法設(shè)計與實現(xiàn)是本文的重點。文中首先分析H．264．標準，規(guī)劃編解碼器結(jié)構(gòu)。接著設(shè)計了16×16幀內(nèi)預(yù)測算法，并設(shè)計宏塊掃描方式，采用兩次判決策略進行預(yù)測模式選擇。然后設(shè)計4×4子塊掃描方式，編寫整數(shù)變換與量化算法程序。熵編碼采用Exp-Golomb編碼與CAVLC相結(jié)合的方案，針對除拖尾系數(shù)之外的非零系數(shù)值編碼子算法，實現(xiàn)了一種基于表示范圍判別的編碼方法。最后設(shè)計了網(wǎng)絡(luò)傳輸?shù)拇a流組成格式，并針對編碼算法設(shè)計相應(yīng)解碼算法。使用VC++完成算法驗證，并進行測試，觀察不同參數(shù)下壓縮率與失真度的變化。 算法驗證完成后，本文進行了PC機客戶端設(shè)計，使其具有遠程訪問、H．264解碼與實時顯示的功能。同時將H．264 編碼算法程序移植到NiosⅡ中，并將嵌入式圖像服務(wù)器與若干客戶端接入網(wǎng)絡(luò)進行聯(lián)合調(diào)試，構(gòu)建完整的網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)， 實驗結(jié)果表明，本系統(tǒng)視頻壓縮率高，監(jiān)控圖像質(zhì)量良好，充分證明了系統(tǒng)軟硬件與圖像編解碼算法設(shè)計成功。本系統(tǒng)具有成本低、擴展性好及適用范圍廣等優(yōu)點，發(fā)展前景十分廣闊。
標簽： FPGA 264 網(wǎng)絡(luò)視頻監(jiān)控 實現(xiàn)研究
上傳時間： 2013-08-03
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隨著電子技術(shù)和EDA技術(shù)的發(fā)展,大規(guī)模可編程邏輯器件PLD(Programmable Logic Device)、現(xiàn)場可編程門陣列FPGA(Field Programmable Gates Array)完全可以取代大規(guī)模集成電路芯片,實現(xiàn)計算機可編程接口芯片的功能,并可將若干接口電路的功能集成到一片PLD或FPGA中.基于大規(guī)模PLD或FPGA的計算機接口電路不僅具有集成度高、體積小和功耗低等優(yōu)點,而且還具有獨特的用戶可編程能力,從而實現(xiàn)計算機系統(tǒng)的功能重構(gòu).該課題以Altera公司FPGA(FLEX10K)系列產(chǎn)品為載體,在MAX+PLUSⅡ開發(fā)環(huán)境下采用VHDL語言,設(shè)計并實現(xiàn)了計算機可編程并行接芯片8255的功能.設(shè)計采用VHDL的結(jié)構(gòu)描述風格,依據(jù)芯片功能將系統(tǒng)劃分為內(nèi)核和外圍邏輯兩大模塊,其中內(nèi)核模塊又分為RORT A、RORT B、OROT C和Control模塊,每個底層模塊采用RTL(Registers Transfer Language)級描述,整體生成采用MAX+PLUSⅡ的圖形輸入法.通過波形仿真、下載芯片的測試,完成了計算機可編程并行接芯片8255的功能.
上傳時間： 2013-06-08
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傳統(tǒng)PLC使用時會出現(xiàn)一些問題，如程序死循環(huán)、程序跑飛、需要龐大的編譯系統(tǒng)作支持和不能實現(xiàn)精確位置控制等等；而發(fā)展到OPENPLC后，這些問題依然存在。為了更好地解決這些問題，本文提出一種全新的可編程控制器現(xiàn)場集成技術(shù)，用FPGA來實現(xiàn)PLC的功能，拋棄傳統(tǒng)PLC“程序”的概念，以“硬件線路”來實現(xiàn)控制功能，不論在經(jīng)濟上還是在性能上都具有更大的優(yōu)勢。 本課題在對國內(nèi)外可編程控制器，重點是HardPLC的開發(fā)和應(yīng)用的進展進行概述和分析的基礎(chǔ)上，系統(tǒng)開展了HardPLC組成模塊原理及其仿真模擬的研究。本研究的主要貢獻為： 1.對比分析了CPLD和FPGA的性能特點，闡明了Xilinx公司FPGA芯片結(jié)構(gòu)的兩個創(chuàng)新概念，指出了其優(yōu)越性能的結(jié)構(gòu)基礎(chǔ)； 2.系統(tǒng)分析了用HardPLC實現(xiàn)控制系統(tǒng)時的一些通用模塊，對每個模塊的工作原理進行了深入的探討，用VHDL語言建立了每個模塊的模型，在此基礎(chǔ)上進行了仿真、綜合，為進一步研究可編程控制器的現(xiàn)場集成奠定了基礎(chǔ)； 3.在仿真綜合的基礎(chǔ)上，用所建立的模型完成了特定邏輯控制系統(tǒng)的控制要求，充分展示了其實際應(yīng)用的可行性； 4.在分析Xilinx公司SPARTANII系列FPGA芯片配置模式的基礎(chǔ)上，確定了應(yīng)用于實際的基于CPLD控制的FPGA芯片SlaveParallel配置模式。 本課題研究建立的模型對于開發(fā)具有我國自主知識產(chǎn)權(quán)的HardPLC組成IP庫具有一定的理論意義；對特定系統(tǒng)的控制實現(xiàn)，充分展示了基于FPGA的可編程控制器現(xiàn)場集成技術(shù)可以廣泛應(yīng)用于工控領(lǐng)域，加大推廣力度和建立更多的IP庫，在許多應(yīng)用場合可以取代傳統(tǒng)的PLC控制系統(tǒng)，為工控領(lǐng)域提供高可靠、低價格、簡單易操作的解決方案，這將帶來巨大的社會經(jīng)濟效益；所確定的FPGA芯片配置模式可廣泛應(yīng)用于對FPGA芯片配置數(shù)據(jù)的加載，在實踐生產(chǎn)中具有重要的實用價值。
標簽： FPGA 可編程控制器 集成技術(shù) 應(yīng)用研究
上傳時間： 2013-05-30
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DFT(離散傅立葉變換)作為將信號從時域轉(zhuǎn)換到頻域的基本運算,在各種數(shù)字信號處理中起著核心作用
上傳時間： 2013-08-04
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ASIC對產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進化硬件(EHW)成為智能硬件電路設(shè)計的一種新方法.作為進化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現(xiàn)方法.論文認為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對性更強、設(shè)計更易實現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應(yīng)的矩陣并構(gòu)造實驗用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計基礎(chǔ);(3)構(gòu)造實現(xiàn)可重構(gòu)BCH糾錯碼電路的方法——建立可重構(gòu)糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構(gòu)糾錯碼電路基礎(chǔ)上,構(gòu)造進化硬件控制功能塊的結(jié)構(gòu),完成各進化RLA控制模塊的驗證和實現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實現(xiàn)作為一類ASR-FPGA的研究目標,主要成果是根據(jù)可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過對循環(huán)BCH糾錯碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規(guī)則排列在FPGA上,通過對T的控制端的不同配置來實現(xiàn)糾錯碼的各個功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉(zhuǎn)換為相應(yīng)的VHDL語言描述以實現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機FSM方式實現(xiàn)了可重構(gòu)糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發(fā)系統(tǒng)中的VHDL語言和電路圖相結(jié)合的設(shè)計方法建立了循環(huán)糾錯碼基核單元的可重構(gòu)模型,進行循環(huán)糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計的基本問題.課題的研究成果及其總結(jié)的一套ASR-FPGA進化硬件電路的設(shè)計方法對實際的進化硬件設(shè)計具有一定的實際指導(dǎo)意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進化硬件的器件結(jié)構(gòu)的設(shè)計也可提供一種借鑒.
上傳時間： 2013-07-01
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現(xiàn)場可編程邏輯門陣列(FPGA)具有開發(fā)周期短、成本小、風險低和現(xiàn)場可靈活配置等優(yōu)點,可以在更短的時間實現(xiàn)更復(fù)雜的功能,使得基于FPGA的開發(fā)平臺的研究成為工業(yè)界和學術(shù)界日益關(guān)注的問題.基于FPGA的高集成度、高可靠性,可將整個設(shè)計系統(tǒng)下載于同一芯片中,實現(xiàn)片上系統(tǒng),從而大大縮小其體積,因此以FPGA為代表的可編程邏輯器件應(yīng)用日益廣泛.在國外,FPGA技術(shù)發(fā)展與應(yīng)用已達到相當高的程度;而在國內(nèi),FPGA技術(shù)發(fā)展仍處在起步階段,與國外相比還存在較大的差距.本文提出了一種FPGA通用接口開發(fā)平臺的設(shè)計思路,研制了一種FPGA快速實驗開發(fā)裝置,對研制過程中遇到的軟、硬件問題加以歸納總結(jié),提高了系統(tǒng)運行效率.分別研究了基于FPGA器件Altera公司的FLEX6000的字符型LCD、PC機ISA總線,基于FLEX10K的圖像點陣型LCD、PC機PCI總線接口中.最后通過一個通用實驗裝置系統(tǒng)的設(shè)計和實現(xiàn),綜合上述應(yīng)用,介紹了FPGA實驗系統(tǒng)的軟件開發(fā)環(huán)境,實現(xiàn)了基于FGPA的交通信號燈邏輯控制和電子鐘,研究了FPGA技術(shù)在通用接口控制器設(shè)計中的應(yīng)用.
標簽： FPGA 現(xiàn)場可編程 應(yīng)用研究 邏輯門
上傳時間： 2013-04-24
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進入20世紀90年代后，隨著全球信息化、智能化、網(wǎng)絡(luò)化的發(fā)展，嵌入式系統(tǒng)技術(shù)獲得了前所未有的發(fā)展空間。 嵌入式系統(tǒng)的最大特點之_是其所具有的目的性或針對性，即每一套嵌入式系統(tǒng)的開發(fā)設(shè)計都有其特殊的應(yīng)用場合與特定功能，這也是嵌入式系統(tǒng)與通剛的計算機系統(tǒng)最主要的區(qū)別。由于嵌入式系統(tǒng)是為特定的目的而設(shè)計的，且常常受到體積、成本、功能、處理能力等各種條件的限制。因此，如果可以最大限度地提高應(yīng)用系統(tǒng)硬件上和軟件上的靈活性，就可以用最低的成本，最少的時間，快速的完成功能的轉(zhuǎn)換。 本課題的目的在于提出并設(shè)計一種基于ARM(Advanced RISC Machines)和CPLD(Complex Programmable Logic Device)的可擴展功能嵌入式系統(tǒng)平臺，并完成了系統(tǒng)的硬件設(shè)計和PCI(Peripheral Component Interconnect)橋的固件設(shè)計。設(shè)計過程中采用美國ALTIUM公司的ALTIUM DESIGNER 6.0 EDA軟件開發(fā)了系統(tǒng)的硬件部分。在整個硬件開發(fā)環(huán)節(jié)中，充分采用高速PCB(Printed Circuit Board)的設(shè)計原則，并進行全面的電路仿真試驗，保證了硬件系統(tǒng)的高度可靠性。本系統(tǒng)承襲了ARM7系列處理器高性能、低功耗、低成本的優(yōu)點，并充分考慮到用戶的需要，擴展了多種常用的外部設(shè)備接口以及藍牙無線接口等，為將米各種可能的應(yīng)用提供了完善的硬件基礎(chǔ)。概括總結(jié)起來本文具體工作如下： 1．完全自主設(shè)計了具有高擴展性的基于LPC2292嵌入式處理器的嵌入式系統(tǒng)應(yīng)用開發(fā)平臺。基于該硬件平臺，可以實現(xiàn)許多基于ARM架構(gòu)處理器的嵌入式應(yīng)剛而無需對硬什系統(tǒng)作出大的改變，如多協(xié)議轉(zhuǎn)換器、CAN(Control Area Network)總線網(wǎng)關(guān)、以太網(wǎng)關(guān)、各種工業(yè)控制應(yīng)用等。并在具體的設(shè)計實踐中，總結(jié)出了嵌入式系統(tǒng)硬件平臺的設(shè)計原則及設(shè)計方法。 2．完成了基于CPLD的PCI橋接芯片的同什設(shè)計，在ARM硬件平臺上成功擴展了PCI設(shè)備，成功解決了ARM處理器和PCI從設(shè)備之間通訊的問題。 3．完成了對所開發(fā)的嵌入式系統(tǒng)硬件平臺的測試工作，完成了基于AT89C51的PCI測試卡軟硬件設(shè)計。基于此測試卡，可以實現(xiàn)對系統(tǒng)中的PCI通訊功能進行有效測試，以保證整個硬件系統(tǒng)正常、高效、穩(wěn)定地運行。本系統(tǒng)的設(shè)計完成，使其可以作為嵌入式應(yīng)用的二次開發(fā)或?qū)嶒炂脚_，用于工業(yè)產(chǎn)品開發(fā)及高校相關(guān)專業(yè)的實踐教學。
標簽： CPLD ARM 擴展 嵌入式系統(tǒng)設(shè)計
上傳時間： 2013-05-22
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可編程邏輯芯片特別是現(xiàn)場可編程門陣列(Field-Programmable Gate Array，F(xiàn)PGA)芯片的快速發(fā)展，使得新的芯片能夠根據(jù)具體應(yīng)用動態(tài)地調(diào)整結(jié)構(gòu)以獲得更好的性能，這類芯片稱為動態(tài)可重構(gòu)FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用這類芯片構(gòu)建的可重構(gòu)系統(tǒng)在實際應(yīng)用前還有許多問題需要解決。一個基本的問題就是動態(tài)可重構(gòu)FPGA芯片中的可重構(gòu)功能單元(Reconfigurable Functional Unit，RFU)的模塊布局問題和模塊間的布線問題。 本文從基本的FPGA芯片結(jié)構(gòu)和CAD算法談起，介紹了可重構(gòu)計算的概念，建立了可重構(gòu)計算系統(tǒng)模型和動態(tài)可重構(gòu)FPGA芯片模型，在此模型上提出一個基于劃分和時延驅(qū)動的在線布局算法，和一個基于Pathfinder協(xié)商擁塞算法的布線算法，來解決動態(tài)可重構(gòu)FPGA芯片的布局和布線問題。由硬件描述語言(Hardware Description Language，HDL)描述的電路首先被劃分成有限數(shù)目的層，然后將這些電路層布局到芯片的每一層，同時確保關(guān)鍵路徑的時延最小。實驗結(jié)果表明，布局算法與傳統(tǒng)的布局算法(或者文獻[37]中的算法)相比，在時延上平均減少27％，在線長上平均減少34％(或者11％)，在運行時間上平均減少42％(或者97％)。布線算法與傳統(tǒng)的布線算法相比，能夠?qū)⒕€長降低26％，將水平通道寬度降低27％，顯示出較高的性能。
標簽： FPGA 動態(tài)可重構(gòu) 布局布線 算法研究
上傳時間： 2013-05-24
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隨著圖像處理技術(shù)和投影技術(shù)的不斷發(fā)展，人們對高沉浸感的虛擬現(xiàn)實場景提出了更高的要求，這種虛擬顯示的場景往往由多通道的投影儀器同時在屏幕上投影出多幅高清晰的圖像，再把這些單獨的圖像拼接在一起組成一幅大場景的圖像。而為了給人以逼真的效果，投影的屏幕往往被設(shè)計為柱面屏幕，甚至是球面屏幕。當圖像投影在柱面屏幕的時候就會發(fā)生幾何形狀的變化，而避免這種幾何變形的就是圖像拼接過程中的幾何校正和邊緣融合技術(shù)。 一個大場景可視化系統(tǒng)由投影機、投影屏幕、圖像融合機等主要模塊組成。在虛擬現(xiàn)實應(yīng)用系統(tǒng)中，要實現(xiàn)高臨感的多屏幕無縫拼接以及曲面組合顯示，顯示系統(tǒng)還需要運用幾何數(shù)字變形及邊緣融合等圖像處理技術(shù)，實現(xiàn)諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關(guān)鍵設(shè)備在于圖像融合機，它實時采集圖形服務(wù)器，或者PC的圖像信號，通過圖像處理模塊對圖像信息進行幾何校正和邊緣融合，在處理完成后再送到顯示設(shè)備。 本課題提出了一種基于FPGA技術(shù)的圖像處理系統(tǒng)。該系統(tǒng)實現(xiàn)圖像數(shù)據(jù)的AiD采集、圖像數(shù)據(jù)在SRAM以及SDRAM中的存取、圖像在FPGA內(nèi)部的DSP運算以及圖像數(shù)據(jù)的D/A輸出。系統(tǒng)設(shè)計的核心部分在于系統(tǒng)的控制以及數(shù)字信號的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片，并利用VerilogHDL硬件描述語言在FPGA內(nèi)部設(shè)計了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。 本課題在FPGA圖像處理系統(tǒng)中設(shè)計了一個ARM處理器模塊，用于上電時對系統(tǒng)在圖像變化處理時所需參數(shù)進行傳遞，并能實時從上位機更新參數(shù)。該設(shè)計在提高了系統(tǒng)性能的同時也便于系統(tǒng)擴展。 本文首先介紹了圖像處理過程中的幾何變化和圖像融合的算法，接著提出了系統(tǒng)的設(shè)計方案及模塊劃分，然后圍繞FPGA的設(shè)計介紹了SDRAM控制器的設(shè)計方法，最后介紹了ARM處理器的接口及外圍電路的設(shè)計。
上傳時間： 2013-04-24
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數(shù)字語音通信是當前信息產(chǎn)業(yè)中發(fā)展最快、普及面最廣的業(yè)務(wù)。語音信號壓縮編碼是數(shù)字語音信號處理的一個方面，它和通信領(lǐng)域聯(lián)系最為密切。在現(xiàn)有的語音編碼中，美國聯(lián)邦標準混合激勵線性預(yù)測（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語音質(zhì)量，具有廣闊的應(yīng)用前景。 FPGA作為一種快速、高效的硬件平臺在數(shù)字信號處理和通信領(lǐng)域具有著獨特的優(yōu)勢。現(xiàn)代大容量、高速度的FPGA一般都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測試及硬件升級。 本論文闡述了一種基于FPGA的混合激勵線性預(yù)測聲碼器的研究與設(shè)計。首先介紹了語音編碼研究的發(fā)展狀況以及低速率語音編碼研究的意義，接著在對MELP算法進行深入分析的基礎(chǔ)上，提出了利用DSP Builder在Matlab中建模的思路及實現(xiàn)過程，最后本文把重點放在MELP聲碼器的編解碼器設(shè)計上，利用DSP Builder、QuartusⅡ分別設(shè)計了其中的濾波器、分幀加窗處理、線性預(yù)測分析等關(guān)鍵模塊。 在Simulink環(huán)境下運用SignalCompiler對編解碼系統(tǒng)進行功能仿真，為了便于仿真，系統(tǒng)中沒有設(shè)計的模塊在Simulink中用數(shù)學模型代替，仿真結(jié)果表明，合成語音信號與原始信號很好的擬合，系統(tǒng)編解碼后語音質(zhì)量基本良好。
上傳時間： 2013-06-02
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