基于過采樣和∑-△噪聲整形技術(shù)的DAC能夠可靠地把數(shù)字信號轉(zhuǎn)換為高精度的模擬信號(大于等于16位)。采用這一架構(gòu)進(jìn)行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點，例如極低的失配噪聲和更高的可靠性，便于實現(xiàn)嵌入式集成等，最重要的是可以得到其他DAC結(jié)構(gòu)所無法達(dá)到的精度和動態(tài)范圍。在高精度測量，音頻轉(zhuǎn)換，汽車電子等領(lǐng)域有著廣泛的應(yīng)用價值。 本文采用∑-△結(jié)構(gòu)以FPGA方式實現(xiàn)了一個具有高精度的數(shù)模轉(zhuǎn)換器，在24比特的輸入信號下，達(dá)到了約150dB的信噪比。作為一個靈活的音頻DAC實現(xiàn)方案。該DAC可以對CD/DVD/HDCD/SACD等多種制式下的音頻信號進(jìn)行處理，接受并轉(zhuǎn)換采樣率為32/44.1/48/88.2/96/192kHz，字長為16/18/20/24比特的PCM數(shù)據(jù)，具備良好的兼容性和通用性。 由于非線性和不穩(wěn)定性的存在，高階∑-△調(diào)制器的設(shè)計與實現(xiàn)存在較大的難度。本文綜合大量文獻(xiàn)中的經(jīng)驗原則和方法，闡述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計流程；并據(jù)此設(shè)計了達(dá)到24bit精度和滿量程輸入范圍的的5階128倍調(diào)制器。本文創(chuàng)新性地提出了∑-△調(diào)制器的一種高效率流水線實現(xiàn)結(jié)構(gòu)。分析表明，與其他常見的∑-△調(diào)制器實現(xiàn)結(jié)構(gòu)相比，本方案具有結(jié)構(gòu)簡單、運算單元少等優(yōu)點；此外在同樣信號采樣率下，調(diào)制器所需的時鐘頻率大大降低。 文中的過采樣濾波模塊采用三級半帶濾波器和一個可變CIC濾波器級聯(lián)組成，可以達(dá)到最高128倍的過采樣比，同時具有良好的通帶和阻帶特性。在半帶濾波器的設(shè)計中采用了CSD編碼，使結(jié)構(gòu)得到了充分的簡化。 本文提出的過采樣DAC方案具有可重配置結(jié)構(gòu)，讓使用者能夠方便地控制過采樣比和調(diào)制器階數(shù)。通過積分梳狀濾波器的配置，能夠獲得32/64/128倍的不同過采樣比，從而實現(xiàn)對于32～192kHz多種采樣率輸入的處理。在不同輸入字長情況下，通過調(diào)制器的重構(gòu)，則可以將調(diào)制器由高精度的5階模式改變?yōu)楣母偷?階模式，滿足不同分辨率信號輸入時的不同精度要求。這是本文的另一創(chuàng)新之處。 目前，該過采樣DAC已經(jīng)在XilinxVirtexⅡ系列FPGA器件下得到硬件實現(xiàn)和驗證。測試表明，對于從32kHz到192kHz的不同輸入信號，該DAC模塊輸出1比特碼流的帶內(nèi)信噪比均能滿足24比特數(shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求。
上傳時間： 2013-07-08
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本課題涉及先進(jìn)的FPGA技術(shù)引入到數(shù)控插補(bǔ)時某些算法的改進(jìn)，主要目的是更好的利用FPGA具有系統(tǒng)芯片化、高可靠性、開發(fā)設(shè)計周期短等特點，及具有系統(tǒng)內(nèi)可再編程的性能，來解決目前軟件插補(bǔ)速度慢而硬件插補(bǔ)設(shè)計復(fù)雜、調(diào)整和修...
上傳時間： 2013-04-24
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在知網(wǎng)上下載的，花了不少錢的，很好的資料，拿來和大家一塊學(xué)習(xí)交流
上傳時間： 2013-06-19
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介紹了數(shù)字電路基本知識。包括數(shù)字電路基礎(chǔ)和部分微機(jī)原理、電子設(shè)計可靠性知識。
標(biāo)簽： 數(shù)字電路
上傳時間： 2013-06-16
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在慣性導(dǎo)航系統(tǒng)中，捷聯(lián)式慣性導(dǎo)航系統(tǒng)以其體積小、成本低和可靠性高等優(yōu)點正逐步取代平臺式慣性導(dǎo)航系統(tǒng)，成為慣性導(dǎo)航系統(tǒng)的發(fā)展趨勢。 為了適應(yīng)捷聯(lián)慣性導(dǎo)航系統(tǒng)小型化、低成本和高性能的發(fā)展方向，本文設(shè)計了DSP...
標(biāo)簽： DSPFPGA 捷聯(lián) 慣性導(dǎo)航 系統(tǒng)設(shè)計
上傳時間： 2013-07-20
上傳用戶：zoushuiqi
在慣性導(dǎo)航系統(tǒng)中，捷聯(lián)式慣性導(dǎo)航系統(tǒng)以其體積小、成本低和可靠性高等優(yōu)點正逐步取代平臺式慣性導(dǎo)航系統(tǒng)，成為慣性導(dǎo)航系統(tǒng)的發(fā)展趨勢。 為了適應(yīng)捷聯(lián)慣性導(dǎo)航系統(tǒng)小型化、低成本和高性能的發(fā)展方向，本文設(shè)計了DSP與FPGA相結(jié)合的系統(tǒng)方案：系統(tǒng)采用MEMS器件和高性能A/D轉(zhuǎn)換器構(gòu)成慣性信號檢測單元，F(xiàn)PGA進(jìn)行I/O控制，DSP完成導(dǎo)航計算。方案綜合考慮了系統(tǒng)成本、計算速度、精度、體積等各方面的因素，并通過GPS、磁航向計等信息融合進(jìn)一步提高導(dǎo)航精度。 數(shù)據(jù)采集是捷聯(lián)慣導(dǎo)系統(tǒng)設(shè)計的關(guān)鍵，本文數(shù)據(jù)采集由信號調(diào)理、A/D轉(zhuǎn)換和。FPGA等幾部分組成。其中，F(xiàn)PGA是整個數(shù)據(jù)采集部分的核心，其主要功能包括：實現(xiàn)了ADC控制邏輯和時序生成；配置了FIFO寄存器，緩沖了ADC與DSP之間的轉(zhuǎn)換數(shù)據(jù)；擴(kuò)展了UART串口，以實現(xiàn)系統(tǒng)的外部信息接口。在完成電路設(shè)計的基礎(chǔ)上，對各功能模塊進(jìn)行了全面的半實物仿真，驗證了系統(tǒng)方案及各主要功能模塊的可行性。 論文簡述了慣性導(dǎo)航系統(tǒng)的應(yīng)用背景及發(fā)展?fàn)顩r，介紹了捷聯(lián)慣導(dǎo)系統(tǒng)的基本原理，設(shè)計了基于DSP/FPGA的捷聯(lián)慣導(dǎo)系統(tǒng)方案，實現(xiàn)了系統(tǒng)各部分硬件電路以及FPGA功能模塊，并通過搭建硬件驗證平臺和利用第三方仿真軟件，對傳感器的性能以及FPGA各功能模塊進(jìn)行了較全面的驗證和仿真。結(jié)果表明：基于DSP/FPGA的捷聯(lián)慣導(dǎo)系統(tǒng)能夠滿足應(yīng)用的要求，并在小型化、低成本和高性能等方面有一定的優(yōu)勢。
標(biāo)簽： DSPFPGA 捷聯(lián) 慣性導(dǎo)航 系統(tǒng)設(shè)計
上傳時間： 2013-04-24
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PCI（Peripheral Component Interconnect）局部總線是微型計算機(jī)中處理器、存儲器與外圍控制部件、擴(kuò)展卡之間的互連接口，由于其速度快、可靠性高、成本低、兼容性好等特點，在各種計算機(jī)總線標(biāo)準(zhǔn)占有重要地位，基于PCI標(biāo)準(zhǔn)的接口設(shè)計已經(jīng)成為相關(guān)項目開發(fā)中的一個重要的選擇。 目前，現(xiàn)場可編程門陣列FPGA（Field Programmable Gates）得到了廣泛應(yīng)用。由于其具有規(guī)模大，開發(fā)過程投資小，可反復(fù)編程，且支持軟硬件協(xié)同設(shè)計等特點，因此已逐步成為復(fù)雜數(shù)字硬件電路設(shè)計的首選。 PCI接口的開發(fā)有多種方法，主要有兩種：一是使用專用接口芯片，二是使用可編程邏輯器件，如FPGA。本論文基于成本和實際需要的考慮，采用第二種方法進(jìn)行設(shè)計。 本論文采用自上而下（Top-To-Down）和模塊化的設(shè)計方法，使用FPGA和硬件描述語言（VHDL和Verilog HDL）設(shè)計了一個PCI接口核，并通過自行設(shè)計的試驗板對其進(jìn)行驗證。為使設(shè)計準(zhǔn)確可靠，在具體模塊的設(shè)計中廣泛采用流水線技術(shù)和狀態(tài)機(jī)的方法。 論文最終設(shè)計完成了一個33M32位的PCI主從接口，并把它作為以NIOSⅡ為核心的SOPC片內(nèi)外設(shè)，與通用計算機(jī)成功進(jìn)行了通訊。 論文對PCI接口進(jìn)行了功能仿真，仿真結(jié)果和PCI協(xié)議的要求一致，表明本論文設(shè)計正確。把設(shè)計下載進(jìn)FPGA芯片EP2C8Q208C7之后，論文給出了使用SIGNALTAPⅡ觀察到的信號實際波形，波形顯示PCI接口能夠滿足本設(shè)計中系統(tǒng)的需要。本文最后還給出試驗板的具體設(shè)計步驟及驅(qū)動程序的安裝。
標(biāo)簽： FPGA PCI 接口的設(shè)計
上傳時間： 2013-07-28
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異步FIFO是一種先進(jìn)先出的電路，使用在需要產(chǎn)時數(shù)據(jù)接口的部分，用來存儲、緩沖在兩個異步時鐘之間的數(shù)據(jù)傳輸。在異步電路中，由于時鐘之間周期和相位完全獨立，因而數(shù)據(jù)的丟失概率不為零。如何設(shè)計一個高可靠性、高速的異步FIFO電路便成為一個難點。本設(shè)計介紹解決這一問題的一種方法。本設(shè)計采用VHDL語言的形式，在QuartusII的開發(fā)平臺下完成，繼而下載到FPGA中實現(xiàn)。
上傳時間： 2013-07-30
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1.利用貼片陶瓷電容器介質(zhì)層的薄層化和多層疊層技術(shù)，使電容值大為擴(kuò)大 2.單片結(jié)構(gòu)保證有極佳的機(jī)械性強(qiáng)度及可靠性 3.極高的精確度，在進(jìn)行自動裝配時有高度的準(zhǔn)確性 4.因僅有陶瓷和金屬構(gòu)成，故即便在高溫，低溫環(huán)境下亦無漸衰的現(xiàn)象出現(xiàn)，具有較強(qiáng)可靠性與穩(wěn)定性 5.低集散電容的特性可完成接近理論值的電路設(shè)計 6.殘留誘導(dǎo)系數(shù)小，確保上佳的頻率特性 7.因電解電容器領(lǐng)域也獲得了電容，故使用壽命延長，更造于具有高可靠性的電源 8.由于ESR低，頻率特性良好，故最適合于高頻，高密度類型的電源
上傳時間： 2013-04-24
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· 摘要： 在視頻壓縮系統(tǒng)中,視頻解碼器輸出的BT.656數(shù)據(jù)流不便于TMS320C6416等通用DSP直接進(jìn)行處理.本文介紹了一種基于FPGA+DSP構(gòu)架的視頻采集方案,通過對FPGA的靈活配置,對輸入的BT.656格式視頻信號進(jìn)行預(yù)處理和緩沖.系統(tǒng)采用TI的TMS320C6416作為核心DSP,實現(xiàn)了高可靠性的視頻壓縮.
上傳時間： 2013-07-15
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