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TIM1_CC1觸發(fā)雙ADC作同步規(guī)則轉換，DMA存儲轉換結果。 請使用\MDK-ARM(uV4)下的Keil工程文件，已調試通過。
標簽： STM ADC TIM 32
上傳時間： 2013-08-01
上傳用戶：zhliu007
多通道同步數(shù)據(jù)采集系統(tǒng)的典型模型,并針對醫(yī)療系統(tǒng)設計完成了基于ADC0809的多通道同步數(shù)據(jù)采集裝\r\n置,采集綜合運用了光耦隔離及抗干擾、自修復等技術,提高了系統(tǒng)的性價比。\r\n
標簽： 0809 ADC 醫(yī)療系統(tǒng) 多通道
上傳時間： 2013-08-08
上傳用戶：busterman
使用Verilog編寫的同步FIFO，可通過設置程序中的DEPTH設置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序對FIFO上層操作簡單實用。
標簽： Verilog FIFO 編寫
上傳時間： 2013-08-12
上傳用戶：ljt101007
針對主控制板上存儲器(SRAM) 存儲的數(shù)據(jù)量小和最高頻率低的情況,提出了基于SDR Sdram(同步動態(tài)RAM) 作為主存儲器的LED 顯示系統(tǒng)的研究。在實驗中,使用了現(xiàn)場可編程門陣列( FPGA) 來實現(xiàn)各模塊的邏輯功能。最終實現(xiàn)了對L ED 顯示屏的控制,并且一塊主控制板最大限度的控制了256 ×128 個像素點,基于相同條件,比靜態(tài)內存控制的面積大了一倍,驗證了動態(tài)內存核[7 ]的實用性。
標簽： Sdram SDR RAM LED
上傳時間： 2013-08-21
上傳用戶：sjw920325
FPGA異步時鐘設計中的同步策略，需要
標簽： FPGA 異步時鐘 策略
上傳時間： 2013-08-23
上傳用戶：540750247
altera fpga 基于vhdl,實現(xiàn)vga的同步block.
標簽： altera block fpga vhdl
上傳時間： 2013-08-26
上傳用戶：hn891122
真序擴頻通信系統(tǒng)的SYSTEMVIEW信真及其FPGA實現(xiàn)發(fā)送端設計
標簽： SYSTEMVIEW FPGA 發(fā)送
上傳時間： 2013-08-28
上傳用戶：debuchangshi
基于FPGA的新型數(shù)據(jù)位同步時鐘提取(CDR)實現(xiàn)方法
標簽： FPGA CDR 數(shù)據(jù) 位同步時鐘
上傳用戶：huyahui
這是篇, 覺得甚是有用，大家共同學學。
標簽： FPGA OFDM 寬帶數(shù)據(jù) 同步系統(tǒng)
上傳時間： 2013-08-31
上傳用戶：ming52900
FPGA同步設計技術,對在FPGA設計中出現(xiàn)的同步問題,毛刺的處理等問題,給出了相應的對策
標簽： FPGA 同步設計
上傳時間： 2013-09-03
上傳用戶：lijianyu172
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