這是篇, 覺(jué)得甚是有用，大家共同學(xué)學(xué)。
標(biāo)簽： FPGA OFDM 寬帶數(shù)據(jù) 同步系統(tǒng)
上傳時(shí)間： 2013-08-31
上傳用戶：ming52900
FPGA同步設(shè)計(jì)技術(shù),對(duì)在FPGA設(shè)計(jì)中出現(xiàn)的同步問(wèn)題,毛刺的處理等問(wèn)題,給出了相應(yīng)的對(duì)策
標(biāo)簽： FPGA 同步設(shè)計(jì)
上傳時(shí)間： 2013-09-03
上傳用戶：lijianyu172
同步復(fù)位和異步復(fù)位,FPGA設(shè)計(jì)
標(biāo)簽： FPGA 同步復(fù)位 異步復(fù)位
上傳時(shí)間： 2013-09-05
上傳用戶：swaylong
空間多媒體通信過(guò)程中存在的不可預(yù)測(cè)的分組數(shù)據(jù)丟失、亂序，可變的鏈路傳輸及處理時(shí)延抖動(dòng)以及收發(fā)端時(shí)鐘不同步與漂移等問(wèn)題，這可能導(dǎo)致接收端在對(duì)音視頻數(shù)據(jù)進(jìn)行顯示播放時(shí)產(chǎn)生音視頻不同步現(xiàn)象。為了解決此問(wèn)題，提出了一種改進(jìn)的基于時(shí)間戳的空間音視頻同步方法，該方法采用一種相對(duì)時(shí)間戳映射模型，結(jié)合接收端同步檢測(cè)和緩沖設(shè)計(jì)，能夠在無(wú)需全網(wǎng)時(shí)鐘和反饋通道的情況下，實(shí)現(xiàn)空間通信中的音視頻同步傳輸，并在接收端進(jìn)行同步播放顯示。對(duì)該方法進(jìn)行了仿真，結(jié)果表明了設(shè)計(jì)的可行性。同步前的均方根誤差SPD值平均在150 ms左右，最大能達(dá)到176.1 ms。文中方法能將SPD值控制在60 ms左右，不僅能實(shí)現(xiàn)音視頻同步傳輸，并且開(kāi)銷(xiāo)很小，可應(yīng)用在空間多媒體通信中。
標(biāo)簽： 音視頻
上傳時(shí)間： 2013-11-21
上傳用戶：comer1123
多個(gè)DDS器件同步后，就可以在多個(gè)頻率載波實(shí)現(xiàn)相位和幅度的精確數(shù)字調(diào)諧控制。這種控制在雷達(dá)應(yīng)用和用于邊帶抑制的正交(I/Q)上變頻中很有用。
標(biāo)簽： GSPS 9910 AD 數(shù)字頻率合成器
上傳時(shí)間： 2013-11-13
上傳用戶：lingzhichao
給出了具有置0、置1功能及不確定輸出狀態(tài)的同步RS觸發(fā)器的Multisim仿真方法，即用字組產(chǎn)生器產(chǎn)生所需的各類(lèi)輸入信號(hào)，用四蹤示波器同步顯示輸入信號(hào)及狀態(tài)輸出信號(hào)的波形，可直觀描述觸發(fā)器的置0、置1過(guò)程及不確定狀態(tài)的產(chǎn)生過(guò)程。分析了同步RS觸發(fā)器不確定輸出狀態(tài)的Multisim仿真方案。所述方法的創(chuàng)新點(diǎn)是解決了同步RS觸發(fā)器的工作波形無(wú)法用電子實(shí)驗(yàn)儀器進(jìn)行分析驗(yàn)證的問(wèn)題。
標(biāo)簽： Multisim 同步RS觸發(fā)器 仿真
上傳時(shí)間： 2013-10-12
上傳用戶：米卡
隨著對(duì)IEEE1641標(biāo)準(zhǔn)研究的逐漸深入，信號(hào)的構(gòu)建成為了研究重點(diǎn)。對(duì)信號(hào)模型進(jìn)行同步和門(mén)控控制，可以影響到TSF（測(cè)試信號(hào)框架）模型的輸出，從而達(dá)到控制信號(hào)的目的，使測(cè)試需求更加完善以及測(cè)試過(guò)程更加精確。
標(biāo)簽： STD 標(biāo)準(zhǔn) 信號(hào)模型 門(mén)控機(jī)制
上傳時(shí)間： 2014-01-01
上傳用戶：YUANQINHUI
研究了一種利用corid 算法的矢量及旋轉(zhuǎn)模式對(duì)載波同步中相位偏移進(jìn)行估計(jì)并校正的方法.設(shè)計(jì)并實(shí)現(xiàn)了基于corid 算法的數(shù)字鎖相環(huán).通過(guò)仿真驗(yàn)證了設(shè)計(jì)的有效性和高效性.
標(biāo)簽： 載波同步 設(shè)計(jì)方案 鎖相環(huán)
上傳時(shí)間： 2013-11-21
上傳用戶：吾學(xué)吾舞
使用時(shí)鐘PLL的源同步系統(tǒng)時(shí)序分析一）回顧源同步時(shí)序計(jì)算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解釋以上公式中各參數(shù)的意義：Etch Delay：與常說(shuō)的飛行時(shí)間(Flight Time)意義相同，其值并不是從仿真直接得到，而是通過(guò)仿真結(jié)果的后處理得來(lái)。請(qǐng)看下面圖示：圖一為實(shí)際電路，激勵(lì)源從輸出端，經(jīng)過(guò)互連到達(dá)接收端，傳輸延時(shí)如圖示Rmin，Rmax，F(xiàn)min，F(xiàn)max。圖二為對(duì)應(yīng)輸出端的測(cè)試負(fù)載電路，測(cè)試負(fù)載延時(shí)如圖示Rising，F(xiàn)alling。通過(guò)這兩組值就可以計(jì)算得到Etch Delay 的最大和最小值。
標(biāo)簽： PLL 時(shí)鐘 同步系統(tǒng) 時(shí)序分析
上傳時(shí)間： 2013-11-05
上傳用戶：VRMMO
無(wú)線電通信網(wǎng)絡(luò)中的遠(yuǎn)程收發(fā)器使用自己的獨(dú)立時(shí)鐘源。因此，這些收發(fā)器容易產(chǎn)生頻率誤差。當(dāng)發(fā)射機(jī)啟動(dòng)通信鏈路時(shí)，關(guān)聯(lián)的接收機(jī)需要在數(shù)據(jù)包的前同步碼階段校正這些誤差，以確保正確的解調(diào)
標(biāo)簽： 7021 ADF AFC 環(huán)路
上傳時(shí)間： 2013-10-20
上傳用戶：qiaoyue
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