設(shè)計(jì)四 拔河游戲機(jī) 1、 設(shè)計(jì)一個(gè)能進(jìn)行拔河游戲的電路。 2、 電路使用15個(gè)(或9個(gè))發(fā)光二極管，開(kāi)機(jī)后只有中間一個(gè)發(fā)亮，此即拔河的中心點(diǎn)。 3、 游戲雙方各持一個(gè)按鈕，迅速地、不斷地按動(dòng)，產(chǎn)生脈沖，誰(shuí)按得快，亮點(diǎn)就向誰(shuí)的方向移動(dòng)，每按一次，亮點(diǎn)移動(dòng)一次。 4、 亮點(diǎn)移到任一方終端二極管時(shí)，這一方就獲勝，此時(shí)雙方按鈕均無(wú)作用，輸出保持，只有復(fù)位后才使亮點(diǎn)恢復(fù)到中心。 5、 用數(shù)碼管顯示獲勝者的盤(pán)數(shù)。 教學(xué)提示: 1、 按鈕信號(hào)即輸入的脈沖信號(hào)，每按一次按鈕都應(yīng)能進(jìn)行有效的計(jì)數(shù)。 2、 用可逆計(jì)數(shù)器的加、減計(jì)數(shù)輸入端分別接受兩路脈沖信號(hào)，可逆計(jì)數(shù)器原始輸出狀態(tài)為0000，經(jīng)譯碼器輸出，使中間一只二極管發(fā)亮。 3、 當(dāng)計(jì)數(shù)器進(jìn)行加法計(jì)數(shù)時(shí)，亮點(diǎn)向右移；進(jìn)行減法計(jì)數(shù)時(shí)，亮點(diǎn)向左移。 4、 由一個(gè)控制電路指示誰(shuí)勝誰(shuí)負(fù)，當(dāng)亮點(diǎn)移到任一方終端時(shí)，由控制電路產(chǎn)生一個(gè)信號(hào)，使計(jì)數(shù)器停止計(jì)數(shù)。 5、 將雙方終端二極管“點(diǎn)亮”信號(hào)分別接兩個(gè)計(jì)數(shù)器的“使能”端，當(dāng)一方取勝時(shí)，相應(yīng)的計(jì)數(shù)器進(jìn)行一次計(jì)數(shù)，這樣得到雙方取勝次數(shù)的顯示。 6、 設(shè)置一個(gè)“復(fù)位”按鈕，使亮點(diǎn)回到中心，取勝計(jì)數(shù)器也要設(shè)置一個(gè)“復(fù)位”按鈕，使之能清零。
上傳時(shí)間： 2015-06-08
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由8031內(nèi)部定時(shí)器1，編寫(xiě)程序模擬一時(shí)序控制裝置。包括了中斷方式，查詢方式。占空比變化，占空比固定方式。中斷現(xiàn)場(chǎng)保護(hù)
上傳時(shí)間： 2015-06-12
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這是用win32匯編編寫(xiě)的資源編輯器，大家在進(jìn)行ＶＣ＋＋或ｗｉｎ３２匯編開(kāi)發(fā)的時(shí)候，要進(jìn)行資源界面的編輯，這個(gè)編輯器的功能比ＶC自帶的更強(qiáng)大
上傳時(shí)間： 2013-12-28
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實(shí)現(xiàn)四位加法器的VHDL代碼，里面含有全加器的代碼
上傳時(shí)間： 2013-12-22
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基于VHDL語(yǔ)言描述的一個(gè)分頻器，根據(jù)端口值，可作為四分頻，八分頻等分頻器使用。
上傳時(shí)間： 2013-12-31
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D3D學(xué)習(xí)文檔 第一部分 必備的數(shù)學(xué)知識(shí) 第二部分 Direct3D基礎(chǔ) 第二章 渲染管線 第三章 在Direct3D中繪制 第四章 色彩 第五章 燈光 第六章 紋理 第七章 混合 第八章 模版 第九章 字體 第十章 網(wǎng)格模型I 第十一章 網(wǎng)格模型II 第十二章 創(chuàng)建靈活的攝像機(jī)類 第十三章 地形渲染基礎(chǔ) 第十四章 粒子系統(tǒng) 第十五章 選取 第十六章 高級(jí)著色器語(yǔ)言入門(mén) 第十七章 頂點(diǎn)著色器入門(mén) 第十八章 像素著色器入門(mén) 第十九章 效果架構(gòu)
上傳時(shí)間： 2015-08-10
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卷積碼譯碼算法改進(jìn) 實(shí)現(xiàn)Conv.(2,1,9)的編碼、軟判決滑動(dòng)窗維特比譯碼，其生成多項(xiàng)式為G0=561(八進(jìn)制),G1=753(八進(jìn)制)，調(diào)制方式為BPSK，信道為AWGN，比較不同的譯碼深度對(duì)譯碼器性能的影響
標(biāo)簽： Conv 譯碼 卷積碼 算法改進(jìn)
上傳時(shí)間： 2014-01-05
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verilog實(shí)現(xiàn)鎖存器，共有四個(gè)文件，包含測(cè)試文件
上傳時(shí)間： 2013-12-25
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這是臺(tái)灣鳥(niǎo)哥linux私房菜的電子書(shū)檔，內(nèi)容是一些linux的基礎(chǔ)教學(xué)與架設(shè)伺服器的設(shè)定，希望大家會(huì)喜歡
標(biāo)簽： linux
上傳時(shí)間： 2014-01-18
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用verilog設(shè)計(jì)密勒解碼器 一、題目： 設(shè)計(jì)一個(gè)密勒解碼器電路 二、輸入信號(hào)： 1． DIN：輸入數(shù)據(jù) 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復(fù)位信號(hào)，低有效 三、輸入信號(hào)說(shuō)明： 輸入數(shù)據(jù)為串行改進(jìn)密勒碼，每個(gè)碼元持續(xù)時(shí)間為8μs，即16個(gè)CLK時(shí)鐘；數(shù)據(jù)流是由A、B、C三種信號(hào)組成； A：前8個(gè)時(shí)鐘保持“1”，接著5個(gè)時(shí)鐘變?yōu)椤?”，最后3個(gè)時(shí)鐘為“1”。 B：在整個(gè)碼元持續(xù)時(shí)間內(nèi)都沒(méi)有出現(xiàn)“0”，即連續(xù)16個(gè)時(shí)鐘保持“1”。 C：前5個(gè)時(shí)鐘保持“0”，后面11個(gè)時(shí)鐘保持“1”。 改進(jìn)密勒碼編碼規(guī)則如下： 如果碼元為邏輯“1”，用A信號(hào)表示。 如果碼元為邏輯“0”，用B信號(hào)表示，但以下兩種特例除外：如果出現(xiàn)兩個(gè)以上連“0”，則從第二個(gè)“0”起用C信號(hào)表示；如果在“通信起始位”之后第一位就是“0”，則用C信號(hào)表示，以下類推； “通信起始位”，用C信號(hào)表示； “通信結(jié)束位”，用“0”及緊隨其后的B信號(hào)表示。 “無(wú)數(shù)據(jù)”，用連續(xù)的B信號(hào)表示。
標(biāo)簽： verilog 2MHz DIN CLK
上傳時(shí)間： 2013-12-02
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