基于FPGA的循環(huán)冗余校驗(yàn)算法實(shí)現(xiàn)
標(biāo)簽： FPGA 循環(huán)冗余 校驗(yàn)算法
上傳時(shí)間： 2013-10-09
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基于FPGA的FIR數(shù)字濾波器算法實(shí)現(xiàn)
標(biāo)簽： FPGA FIR 數(shù)字濾波器 算法
上傳時(shí)間： 2013-11-12
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在軟件無線電數(shù)字接收機(jī)中，從AD前端采集過來的數(shù)字信號(hào)頻率高達(dá)72 MHz，如此高的頻率使得后端DSP不能直接完成相關(guān)的數(shù)字信號(hào)處理任務(wù)。因此合理的設(shè)計(jì)基于FPGA的DDC，以降低數(shù)字信號(hào)頻率，方便后端DSP實(shí)時(shí)完成相關(guān)的數(shù)字信號(hào)處理任務(wù)就顯得尤為重要。在很多數(shù)字信號(hào)處理系統(tǒng)中，數(shù)字信號(hào)頻率是非常高的，而后端數(shù)字信號(hào)處理器件幾乎不能滿足系統(tǒng)的實(shí)時(shí)性要求，此時(shí)通過合理的設(shè)計(jì)DDC就可以解決上述問題。
上傳時(shí)間： 2014-12-28
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基于FPGA的傳統(tǒng)DDS方法優(yōu)化設(shè)計(jì)
標(biāo)簽： FPGA DDS 優(yōu)化設(shè)計(jì)
上傳時(shí)間： 2014-12-28
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以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號(hào)源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實(shí)現(xiàn)了整個(gè)信號(hào)源的硬件開發(fā)平臺(tái)，達(dá)到既簡化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標(biāo)簽： FPGA DDS IP核 設(shè)計(jì)方案
上傳時(shí)間： 2013-11-06
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用VerilogHDL實(shí)現(xiàn)基于FPGA的通用分頻器的設(shè)計(jì)
標(biāo)簽： VerilogHDL FPGA 分頻器
上傳時(shí)間： 2013-10-28
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基于FPGA的小數(shù)分頻實(shí)現(xiàn)方法
標(biāo)簽： FPGA 小數(shù)分頻 實(shí)現(xiàn)方法
上傳時(shí)間： 2013-10-11
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提出了一種基于FPGA的時(shí)鐘跟蹤環(huán)路的設(shè)計(jì)方案,該方案簡化了時(shí)鐘跟蹤環(huán)路的結(jié)構(gòu),降低了時(shí)鐘調(diào)整電路的復(fù)雜度。實(shí)際電路測試結(jié)果表明,該方案能夠使接收機(jī)時(shí)鐘快速準(zhǔn)確地跟蹤發(fā)射機(jī)時(shí)鐘的變化,且時(shí)鐘抖動(dòng)小、穩(wěn)準(zhǔn)度高、工作穩(wěn)定可靠。
標(biāo)簽： FPGA 時(shí)鐘 跟蹤環(huán)路
上傳時(shí)間： 2014-12-28
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在基于ASIC或FPGA的設(shè)計(jì)中，設(shè)計(jì)人員必須認(rèn)真考慮某些性能標(biāo)準(zhǔn)，他們面臨的挑戰(zhàn)主要體現(xiàn)在面積、速度和功耗方面。 與ASIC一樣，供應(yīng)商在FPGA設(shè)計(jì)中也需要應(yīng)對面積和速度的挑戰(zhàn)。隨著門數(shù)不斷增加，F(xiàn)PGA需要更大的面積和尺寸來適應(yīng)更多的應(yīng)用，設(shè)計(jì)工具需要采用更好的算法以便更有效地利用面積。不斷演進(jìn)的FPGA技術(shù)也給設(shè)計(jì)人員帶來一系列新的挑戰(zhàn)，電源利用率就是其中之一，這對于為手持或便攜式設(shè)備設(shè)計(jì)基于FPGA的嵌入式系統(tǒng)來說是急需解決的問題。
標(biāo)簽： FPGA MPU 手持設(shè)備 功耗
上傳時(shí)間： 2013-11-14
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波長信號(hào)的解調(diào)是實(shí)現(xiàn)光纖光柵傳感網(wǎng)絡(luò)的關(guān)鍵，基于現(xiàn)有的光纖光柵傳感器解調(diào)方法，提出一種基于FPGA的雙匹配光纖光柵解調(diào)方法，此系統(tǒng)是一種高速率、高精度、低成本的解調(diào)系統(tǒng)，并且通過引入雙匹配光柵有效地克服了雙值問題同時(shí)擴(kuò)大了檢測范圍。分析了光纖光柵的測溫原理并給出了該方案軟硬件設(shè)計(jì)，綜合考慮系統(tǒng)的解調(diào)精度和FPGA的處理速度給出了基于拉格朗日的曲線擬合算法。 Abstract: Sensor is one of the most important application of the fiber grating. Wavelength signal demodulating is the key techniques to carry out fiber grating sensing network， based on several existing methods of fiber grating sensor demodulation inadequate， a two-match fiber grating demodulation method was presented. This system is a high-speed， high precision， low-cost demodulation system. And by introducing a two-match grating effectively overcomes the problem of double value while expands the scope of testing. This paper analyzes the principle of fiber Bragg grating temperature and gives the software and hardware design of the program. Considering the system of demodulation accuracy and processing speed of FPGA，this paper gives the curve fitting algorithm based on Lagrange.
標(biāo)簽： FPGA 光纖光柵 解調(diào)系統(tǒng)
上傳時(shí)間： 2014-07-24
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