<center id="maa88"></center>
16位定點FFT-DSP的FPGA實現(xiàn)，相關(guān)代碼和實用說明
標(biāo)簽： FFT-DSP FPGA 定點
上傳時間： 2013-08-21
上傳用戶：ljt101007
一種LUT函數(shù)運算單元的FPGA實現(xiàn)方法，希望能夠幫助大家
標(biāo)簽： FPGA LUT 函數(shù) 運算
上傳時間： 2013-08-22
上傳用戶：thuyenvinh
用VHDL語言在CPLD/FPGA上實現(xiàn)浮點運算的方法
標(biāo)簽： VHDL CPLD FPGA 語言
上傳時間： 2013-09-05
上傳用戶：life840315
詳細(xì)講解了運算放大的原理內(nèi)部電路，與運放的所有應(yīng)用電路。
標(biāo)簽： 運算放大電路 教程
上傳時間： 2013-11-02
上傳用戶：小寶愛考拉
電流反饋式運算放大器應(yīng)用電路指南
標(biāo)簽： 電流 反饋式 應(yīng)用電路 運算放大器
上傳時間： 2014-12-21
上傳用戶：z754970244
汽車類雙路 FET 輸入低失真運算放大器
標(biāo)簽： 4256 100 FET LC
上傳時間： 2013-10-11
上傳用戶：fandeshun
介紹了一款不要求負(fù)參考電壓 (VREF) 的電流源 DAC/運算放大器接口。盡管該建議電路設(shè)計提供了一款較好的有效解決方案，但必須注意的是：如果 DAC 的最大兼容電壓作為運算放大器輸入 (VDAC+) 正端的設(shè)計目標(biāo)，則負(fù)端 (VDAC–) 的 DAC 電壓將會違反最大兼容輸出電壓，因為存在最初并不那么明顯的偏置。下面的討論，將對出現(xiàn)這種偏置的原因進(jìn)行解釋，并提出一種解決問題的簡單方法。之后，我們將討論在 DAC 和運算放大器之間插入一個濾波器的方法。
標(biāo)簽： DAC 運算放大器 連接
上傳時間： 2013-10-22
上傳用戶：gut1234567
本小節(jié)將回顧運算放大器增益帶寬乘積 (GBWP) 即 G×BW 概念。在計算 AC閉環(huán)增益以前需要 GBWP 這一參數(shù)。首先，我們需要 GBWP（有時也稱作GBP），用于計算運算放大器閉環(huán)截止頻率。另外，我們在計算運算放大器開環(huán)響應(yīng)的主極點頻率 f0 時也需要 GBWP。在 f0 以下頻率，第 2 部分的 DC 增益誤差計算方法有效，因為運算放大器的開環(huán)增益為恒定；該增益等于 AOL_DC。但是，超出 f0 頻率以后，則必須使用 AC計算方法，我們將在后面小節(jié)詳細(xì)討論。
標(biāo)簽： 增益 AC 運算放大器 分
上傳時間： 2014-07-14
上傳用戶：yczrl
在第 1 部分中，我們計算了頻率域中非反相運算放大器結(jié)構(gòu)的閉環(huán)傳輸函數(shù)。特別是，我們通過假設(shè)運算放大器具有一階開環(huán)響應(yīng)，推導(dǎo)出了傳輸函數(shù)。計算增益誤差時，振幅響應(yīng)很重要。
標(biāo)簽： 增益 DC 運算放大器 分
上傳時間： 2013-12-20
上傳用戶：674635689
運算放大器課本 詳細(xì)課本 從基礎(chǔ)知識到應(yīng)用
標(biāo)簽： 運算放大器 基礎(chǔ)知識
上傳時間： 2013-10-19
上傳用戶：duoshen1989
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
<rt id="qeo8y"></rt>
