該代碼是布斯乘法器代碼，用于了解布斯算法，本人也是初學(xué)者。
標(biāo)簽： 代碼 乘法器
上傳時(shí)間： 2017-01-10
上傳用戶：love_stanford
一個(gè)關(guān)于Wallace樹(shù)乘法器的論文，當(dāng)中展示了一種改進(jìn)后的wallace樹(shù)乘法器方案，相比原來(lái)占用晶體管更少，效率更高
標(biāo)簽： Wallace 樹(shù) 乘法器 論文
上傳時(shí)間： 2014-01-11
上傳用戶：manlian
vhdl語(yǔ)言的100個(gè)例子 VHDL語(yǔ)言100例 第1例 帶控制端口的加法器 第2例 無(wú)控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫(kù) 第9例 七值邏輯與基本數(shù)據(jù)類(lèi)型 第10例 函數(shù)
標(biāo)簽： 100 vhdl VHDL 語(yǔ)言
上傳時(shí)間： 2013-12-13
上傳用戶：古谷仁美
基于CPLD/FPGA的十六位乘法器的VHDL實(shí)現(xiàn)
標(biāo)簽： CPLD FPGA VHDL 十六位
上傳時(shí)間： 2013-12-16
上傳用戶：qq1604324866
18bit的booth乘法器 采用booth2編碼 Wallace壓縮樹(shù) 以及超前進(jìn)位結(jié)合進(jìn)位選擇的36bit高性能加法器
標(biāo)簽： bit Wallace booth2 booth
上傳時(shí)間： 2017-01-13
上傳用戶：firstbyte
VHDL乘法器 四輸入 四輸出的代碼設(shè)計(jì)
標(biāo)簽： VHDL 乘法器 輸入 代碼設(shè)計(jì)
上傳時(shí)間： 2017-01-14
上傳用戶：jyycc
其乘法器原理是：乘法通過(guò)逐項(xiàng)移位相加原理來(lái)實(shí)現(xiàn)，從被乘數(shù)的最低位開(kāi)始，若為1，則乘數(shù)左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數(shù)的最高位
標(biāo)簽： 乘法器 乘法 移位
上傳時(shí)間： 2013-12-24
上傳用戶：大融融rr
RS(204,188)譯碼器的設(shè)計(jì) 異步FIFO設(shè)計(jì) 偽隨即序列應(yīng)用設(shè)計(jì) CORDIC數(shù)字計(jì)算機(jī)的設(shè)計(jì) CIC的設(shè)計(jì) 除法器的設(shè)計(jì) 加羅華域的乘法器設(shè)計(jì)
標(biāo)簽： CORDIC FIFO 204 188
上傳時(shí)間： 2017-01-24
上傳用戶：縹緲
VHDL：用狀態(tài)機(jī)的方法實(shí)現(xiàn)一個(gè)8位乘法器
標(biāo)簽： VHDL 8位 狀態(tài) 乘法器
上傳時(shí)間： 2017-01-25
上傳用戶：cccole0605
由verilog編寫(xiě)的乘法器，通過(guò)兩個(gè)文件的調(diào)用實(shí)現(xiàn)。由于子模塊的調(diào)用使得程序簡(jiǎn)化了許多。
標(biāo)簽： verilog 編寫(xiě) 乘法器
上傳時(shí)間： 2014-08-29
上傳用戶：luopoguixiong
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
