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實(shí)際應(yīng)用

用FPGA實(shí)現(xiàn)MPEG-2數(shù)字圖像傳輸流語義分析和協(xié)議解析功能

本文首先分析數(shù)字圖像壓縮技術(shù)的實(shí)際應(yīng)用情況，相關(guān)的DVB技術(shù)標(biāo)準(zhǔn)和測試標(biāo)準(zhǔn)ETR290，進(jìn)而提出了一個可適用于實(shí)際工作環(huán)境的語義分析模型框架；并在FPGA開發(fā)環(huán)境ISE中按照這個語義分析模型框架構(gòu)造了一個具體的VHDL模型；同時(shí)利用工具軟件Synplify和modelsim完成軟件功能和時(shí)序仿真；然后設(shè)計(jì)相應(yīng)的硬件測試平臺來驗(yàn)證模塊功能。針對數(shù)字圖像技術(shù)實(shí)際應(yīng)用環(huán)境的特點(diǎn)，本文提出了一種構(gòu)建在嵌入式硬件平臺上的分析模塊，可實(shí)時(shí)分析MPEG-2傳輸流語法。通過連接TCP/IP網(wǎng)絡(luò)可實(shí)現(xiàn)24小時(shí)/7天長時(shí)間工作。模塊化的設(shè)計(jì)，使其可以安裝于各種設(shè)備或實(shí)際應(yīng)用環(huán)境中的各關(guān)鍵節(jié)點(diǎn)，通過網(wǎng)絡(luò)傳輸?shù)浇y(tǒng)一的服務(wù)器；同時(shí)該模塊可設(shè)置成不同的硬件觸發(fā)模式，使之成為故障傳感器。因此，該模塊適用于工程開通、快速故障監(jiān)測、長時(shí)間監(jiān)控等。通過與市場上專業(yè)測試設(shè)備性能進(jìn)行比較，在測試精確性方面不占優(yōu)勢，但在達(dá)到一定數(shù)量級的測試精度后，其廉價(jià)、簡易和無需維護(hù)的特點(diǎn)將呈現(xiàn)巨大的優(yōu)勢。

標(biāo)簽： FPGA MPEG 數(shù)字圖像傳輸流

上傳時(shí)間： 2013-04-24

上傳用戶：源弋弋
參數(shù)化Viterbi譯碼器的FPGA實(shí)現(xiàn)

本文以某型號接收機(jī)的應(yīng)用為背景，主要論述了如何實(shí)現(xiàn)基于FPGA的參數(shù)化的Viterbi譯碼器的知識產(chǎn)權(quán)(IP)核。文中詳細(xì)論述了譯碼器的內(nèi)部結(jié)構(gòu)、VerilogHDL(硬件描述語言)實(shí)現(xiàn)、仿真測試等。這些可變的參數(shù)包括：碼型、ACS(加比選)單元的數(shù)目、軟判決比特?cái)?shù)、回溯深度等。用戶可以根據(jù)自己的需要設(shè)置不同的參數(shù)由開發(fā)工具生成不同的譯碼器用于不同的系統(tǒng)。　　本文的創(chuàng)新之處在于,針對FPGA的內(nèi)部結(jié)構(gòu)提出了一種新的累加度量RAM的組織形式，大大節(jié)省了嵌入式RAM塊；提出了一種新的累加度量值的歸一化辦法；此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進(jìn)行電路仿真的方法，大大提高了仿真的速度。　　所設(shè)計(jì)的(2，1，7)連續(xù)型5比特軟判決譯碼器已經(jīng)應(yīng)用于某型號接收機(jī)，經(jīng)受了實(shí)際應(yīng)用的考驗(yàn)產(chǎn)生了巨大的經(jīng)濟(jì)效益。

標(biāo)簽： Viterbi FPGA 參數(shù) 譯碼器

上傳時(shí)間： 2013-04-24

上傳用戶：waizhang
一種新型的高壓交流調(diào)壓技術(shù)

一種新型的高壓交流調(diào)壓技術(shù):摘要：介紹了一種新型的星點(diǎn)控制交流調(diào)壓方案，它解決了傳統(tǒng)的交流調(diào)壓諧波大，保護(hù)較難實(shí)現(xiàn)等問題，已在110kV/150A高壓直流電源系統(tǒng)中實(shí)際應(yīng)用，取得了很好的控制效果

標(biāo)簽： 高壓交流調(diào)壓

上傳時(shí)間： 2013-06-01

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基于ARM的無線通信平臺開發(fā)及USB驅(qū)動程序設(shè)計(jì)

隨著計(jì)算機(jī)技術(shù)的發(fā)展，嵌入式系統(tǒng)已成為計(jì)算機(jī)領(lǐng)域的一個重要組成部分，并成為近年來新興的研究熱點(diǎn)。ARM9TDMI是一種高效、低功耗的RISK處理器，以該內(nèi)核為核心的S3C2410X是一款基于以太網(wǎng)應(yīng)用的高性價(jià)比16/32位微控制器，非常適合嵌入式產(chǎn)品。文本提出并研究了基于ARM-Linux的嵌入式產(chǎn)品平臺，完成了系統(tǒng)的硬件和軟件設(shè)計(jì)、實(shí)現(xiàn)了操作系統(tǒng)的裁減和移植。并且系統(tǒng)充分利用ARM處理器高性能、低功耗、低成本的優(yōu)點(diǎn)，擴(kuò)展平臺通用接口，為今后開發(fā)基于該平臺的應(yīng)用系統(tǒng)提供了捷徑。 Linux由于其代碼開放性以及強(qiáng)大的網(wǎng)絡(luò)功能等特點(diǎn)，在許多的嵌入式網(wǎng)絡(luò)設(shè)備中有著廣泛應(yīng)用，與其他的嵌入式操作系統(tǒng)相比，具有著更多的優(yōu)勢。因此本課題將其作為硬件平臺的操作系統(tǒng)，并在這個系統(tǒng)中實(shí)現(xiàn)Linux的一些基本操作。論文中介紹的硬件和軟件平臺也可以為實(shí)際應(yīng)用提供很好的開發(fā)起點(diǎn)。 USB作為一種總線技術(shù)，已經(jīng)得到快速的普及和應(yīng)用，本文實(shí)現(xiàn)了Linux操作系統(tǒng)下USB驅(qū)動程序的編程設(shè)計(jì)；此外，本文將嵌入式技術(shù)與無線通信技術(shù)結(jié)合起來，實(shí)現(xiàn)了基于ARM-9處理器的無線通信平臺的開發(fā)。歸納起來本課題具體工作如下： 1)調(diào)研了國內(nèi)外嵌入式系統(tǒng)開發(fā)的現(xiàn)狀和發(fā)展趨勢。并且詳細(xì)論述了基于ARM-9處理器的硬件結(jié)構(gòu)、嵌入式操作系統(tǒng)以及開發(fā)流程。 2)詳細(xì)研究了Linux在ARM-9硬件平臺上的移植。包括移植環(huán)境的建立、BootLoader的制作、Linux的裁減和移植、根文件的制作等。 3)詳細(xì)分析并開發(fā)了Linux下USB驅(qū)動，包括主機(jī)控制器驅(qū)動以及設(shè)備驅(qū)動等內(nèi)容。 4)基于ARM-9嵌入式微處理器，利用其性價(jià)比高，功能豐富，接口完善，可擴(kuò)展性強(qiáng)等優(yōu)點(diǎn)將移動通信技術(shù)與嵌入式系統(tǒng)融合在一起。實(shí)現(xiàn)基于ARM-9處理器的無線通信平臺的開發(fā)。

標(biāo)簽： ARM USB 無線通信平臺開發(fā)

上傳時(shí)間： 2013-04-24

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51單片機(jī)動態(tài)LED顯示電路編程實(shí)例

51單片機(jī)動態(tài)LED顯示電路編程實(shí)例:上一節(jié)我們講述了單只LED與單片機(jī)的接口電路及編程實(shí)例，目的在于讓初學(xué)者了解LED在單片機(jī)中的應(yīng)用原理，單只LED顯示在實(shí)際應(yīng)用中并無多大用途，一般都是多位

標(biāo)簽： LED 51單片機(jī) 動態(tài) 顯示電路

上傳時(shí)間： 2013-05-16

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高吞吐量LDPC碼編碼構(gòu)造及其FPGA實(shí)現(xiàn)

低密度校驗(yàn)碼（LDPC，Low Density Parity Check Code）是一種性能接近香農(nóng)極限的信道編碼，已被廣泛地采用到各種無線通信領(lǐng)域標(biāo)準(zhǔn)中，包括我國的數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)、歐洲第二代衛(wèi)星數(shù)字視頻廣播標(biāo)準(zhǔn)（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統(tǒng)中的核心技術(shù)之一。當(dāng)今LDPC碼構(gòu)造的主流方向有兩個，分別是結(jié)合準(zhǔn)循環(huán)（QC，Quasi Cyclic）移位結(jié)構(gòu)的單次擴(kuò)展構(gòu)造和類似重復(fù)累積（RA，Repeat Accumulate）碼構(gòu)造。相應(yīng)地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實(shí)現(xiàn)簡單，但是吞吐量不高，且不容易構(gòu)造高性能的好碼。本文在研究了上述幾種碼構(gòu)造和編碼算法之后，結(jié)合編譯碼器綜合實(shí)現(xiàn)的復(fù)雜度考慮，提出了一種切實(shí)可行的基于二次擴(kuò)展（Dex，Duplex Expansion）的QC-LDPC碼構(gòu)造方法，以實(shí)現(xiàn)高吞吐量的LDPC碼收發(fā)端；并且充分利用該類碼校驗(yàn)矩陣準(zhǔn)循環(huán)移位結(jié)構(gòu)的特點(diǎn)，結(jié)合RU算法，提出了一種新編碼器的設(shè)計(jì)方案。基于二次擴(kuò)展的QC-LDPC碼構(gòu)造方法，是通過對母矩陣先后進(jìn)行亂序擴(kuò)展（Pex，Permutation Expansion）和循環(huán)移位擴(kuò)展（CSEx，Cyclic Shift Expansion）實(shí)現(xiàn)的。在此基礎(chǔ)上，為了實(shí)現(xiàn)可變碼長、可變碼率，一般編譯碼器需同時(shí)支持多個亂序擴(kuò)展和循環(huán)移位擴(kuò)展的擴(kuò)展因子。本文所述二次擴(kuò)展構(gòu)造方法的特點(diǎn)在于，固定循環(huán)移位擴(kuò)展的擴(kuò)展因子大小不變，支持多個亂序擴(kuò)展的擴(kuò)展因子，使得譯碼器結(jié)構(gòu)得以精簡；構(gòu)造得到的碼字具有近似規(guī)則碼的結(jié)構(gòu)，便于硬件實(shí)現(xiàn)；（偽）隨機(jī)生成的循環(huán)移位系數(shù)能夠提高碼字的誤碼性能，是對硬件實(shí)現(xiàn)和誤碼性能的一種折中。新編碼器在很大程度上考慮了資源的復(fù)用，使得實(shí)現(xiàn)復(fù)雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結(jié)構(gòu)完全拋棄了RU算法中串行的前向替換（FS，F(xiàn)orward Substitution）模塊，同時(shí)簡化了流水線結(jié)構(gòu)，由原先RU算法的6級降低為4級；為了縮短編碼延時(shí)，設(shè)計(jì)時(shí)安排每一級流水線計(jì)算所需的時(shí)鐘數(shù)大致相同。這種碼字構(gòu)造和編碼聯(lián)合設(shè)計(jì)方案具有以下優(yōu)勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節(jié)省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復(fù)累積碼結(jié)構(gòu)的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構(gòu)造更為方便。以上結(jié)果都在Xilinx Virtex II pro 70 FPGA上得到驗(yàn)證。通過在實(shí)驗(yàn)板上實(shí)測表明，上述基于二次擴(kuò)展的QC-LDPC碼構(gòu)造和相應(yīng)的編碼方案能夠?qū)崿F(xiàn)高吞吐量LDPC碼收發(fā)端，在實(shí)際應(yīng)用中具有很高的價(jià)值。目前，LDPC碼正向著非規(guī)則、自適應(yīng)、信源信道及調(diào)制聯(lián)合編碼方向發(fā)展。跨層聯(lián)合編碼的構(gòu)造方法，及其對應(yīng)的編碼算法，也必將成為信道編碼理論未來的研究重點(diǎn)。

標(biāo)簽： LDPC FPGA 吞吐量編碼

上傳時(shí)間： 2013-07-26

上傳用戶：qoovoop
帶碼率控制的近無損圖像壓縮

數(shù)字圖像的壓縮是解決圖像數(shù)據(jù)量大、存儲和傳輸困難的基本措施。圖像壓縮的方法很多，一般可分為有損壓縮和無損壓縮兩大類。有損壓縮允許一定程度的信息丟失，在滿足實(shí)際應(yīng)用的條件下能夠取得較高的壓縮比；無損壓縮不允許信息丟失，但是壓縮比難以提高。在醫(yī)學(xué)圖像、遙感圖像等應(yīng)用領(lǐng)域，對于圖像的壓縮比和失真度都有著較高要求，因此需要采用近無損壓縮的方法。近無損壓縮是有損壓縮和無損壓縮的一個折衷，允許一定的失真，能夠獲得高保真還原圖像的同時(shí)，得到比無損壓縮更高的壓縮比。 JPEG-LS是連續(xù)色調(diào)靜止圖像無損和近無損壓縮的國際標(biāo)準(zhǔn)，算法復(fù)雜度低，壓縮性能優(yōu)越，但是JPEG-LS對不同圖像壓縮時(shí)壓縮比不可控制。本文在研究JPEG-LS近無損圖像壓縮算法的基礎(chǔ)上，針對具體應(yīng)用背景，提出了一種基于塊的近無損壓縮方法。進(jìn)一步利用圖像局部紋理特性分析，對不同特性的區(qū)域容忍不同的信息丟失程度，實(shí)現(xiàn)了對圖像壓縮的碼率控制。針對某工程應(yīng)用中的具體要求，我們以FPGA為平臺，采用Verilog HDL語言對改進(jìn)算法進(jìn)行了硬件實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果證明，這種基于塊的具有碼率控制的近無損圖像壓縮算法，在實(shí)現(xiàn)較為精確的碼率控制的同時(shí)，能夠獲得較高的還原圖像質(zhì)量，而且硬件實(shí)現(xiàn)復(fù)雜度低，能夠滿足對圖像的實(shí)時(shí)壓縮要求。

標(biāo)簽： 碼率控制圖像壓縮

上傳時(shí)間： 2013-06-18

上傳用戶：zzbbqq99n
動態(tài)可重構(gòu)FPGA的布局布線算法研究

可編程邏輯芯片特別是現(xiàn)場可編程門陣列(Field-Programmable Gate Array，F(xiàn)PGA)芯片的快速發(fā)展，使得新的芯片能夠根據(jù)具體應(yīng)用動態(tài)地調(diào)整結(jié)構(gòu)以獲得更好的性能，這類芯片稱為動態(tài)可重構(gòu)FPGA芯片(Dynamically ReconfigurableFPGA，DRFPGA)。然而，使用這類芯片構(gòu)建的可重構(gòu)系統(tǒng)在實(shí)際應(yīng)用前還有許多問題需要解決。一個基本的問題就是動態(tài)可重構(gòu)FPGA芯片中的可重構(gòu)功能單元(Reconfigurable Functional Unit，RFU)的模塊布局問題和模塊間的布線問題。本文從基本的FPGA芯片結(jié)構(gòu)和CAD算法談起，介紹了可重構(gòu)計(jì)算的概念，建立了可重構(gòu)計(jì)算系統(tǒng)模型和動態(tài)可重構(gòu)FPGA芯片模型，在此模型上提出一個基于劃分和時(shí)延驅(qū)動的在線布局算法，和一個基于Pathfinder協(xié)商擁塞算法的布線算法，來解決動態(tài)可重構(gòu)FPGA芯片的布局和布線問題。由硬件描述語言(Hardware Description Language，HDL)描述的電路首先被劃分成有限數(shù)目的層，然后將這些電路層布局到芯片的每一層，同時(shí)確保關(guān)鍵路徑的時(shí)延最小。實(shí)驗(yàn)結(jié)果表明，布局算法與傳統(tǒng)的布局算法(或者文獻(xiàn)[37]中的算法)相比，在時(shí)延上平均減少27％，在線長上平均減少34％(或者11％)，在運(yùn)行時(shí)間上平均減少42％(或者97％)。布線算法與傳統(tǒng)的布線算法相比，能夠?qū)⒕€長降低26％，將水平通道寬度降低27％，顯示出較高的性能。

標(biāo)簽： FPGA 動態(tài)可重構(gòu) 布局布線算法研究

上傳時(shí)間： 2013-05-24

上傳用戶：Neoemily
基于DSP和FPGA的CDMA多用戶檢測技術(shù)

隨著社會的進(jìn)步及移動用戶的迅猛增長，第三代移動通信越來越受到各界的重視。多用戶檢測技術(shù)是第三代移動通信中重要的技術(shù)之一；常規(guī)CDMA接收機(jī)采用匹配濾波器的結(jié)構(gòu)，但是這種結(jié)構(gòu)的接收機(jī)并沒有考慮到信道中多址干擾的存在，使彼此間影響減少來提高系統(tǒng)容量；而功控的方法也沒有從接收信號中真正去除多址干擾，只能緩解這種矛盾，不能從根本上解決問題。要想真正消除干擾，大幅度提高系統(tǒng)容量，必須通過多址對消和多用戶檢測技術(shù)。本文首先介紹了CDMA的基本原理和多用戶檢測的基本原理。然后重點(diǎn)介紹和分析各種多用戶檢測的原理，然后依據(jù)多用戶檢測的四個技術(shù)指標(biāo)對各種多用戶檢測的方法進(jìn)行比較，從中選擇實(shí)現(xiàn)簡單，性能優(yōu)越的解相關(guān)檢測器來作為實(shí)現(xiàn)的標(biāo)的算法。然后，本文重點(diǎn)研究分析解相關(guān)檢測器的原理，給出了實(shí)現(xiàn)解相關(guān)檢測器的系統(tǒng)設(shè)計(jì)的流程，其中包括硬件電路的搭建和軟件實(shí)現(xiàn)的方法。硬件電路是基于DSP(TI公司的TMS320C5402)和FPGA(Altera公司的EP1K10Q208-3)來完成。軟件部分主要采用C語言來完成。本文系統(tǒng)研究了多用戶檢測技術(shù)，并實(shí)現(xiàn)了解相關(guān)算法，在理論研究和實(shí)際應(yīng)用方面都有一定的價(jià)值。

標(biāo)簽： CDMA FPGA DSP 多用

上傳時(shí)間： 2013-07-29

上傳用戶：anpa
短波差分跳頻通信系統(tǒng)的研究

差分跳頻(DFH)是集跳頻圖案、信息調(diào)制與解調(diào)于一體，是一個全面基于數(shù)字信號處理的全新概念的通信系統(tǒng)，其技術(shù)體制和原理與常規(guī)跳頻完全不同，較好地解決了數(shù)據(jù)速率和跟蹤干擾等問題，代表了當(dāng)前短波通信的一個重要發(fā)展方向。美國Sanders公司推出了名為CHESS的新型短波跳頻通信系統(tǒng)，并獲得了成功，但我國對該體制和技術(shù)的研究還處于初始階段，目前還不太成熟，離實(shí)際應(yīng)用還有一段距離。本文主要基于FPGA芯片的基礎(chǔ)上對差分跳頻進(jìn)行了研究，用FPGA來實(shí)現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測試及硬件升級。而且設(shè)計(jì)中盡量采用軟件無線電體系結(jié)構(gòu)，減少模擬環(huán)節(jié)，把數(shù)字化處理盡量靠近天線，從而建立一個通用、標(biāo)準(zhǔn)、模塊化的硬件平臺，用軟件編程來實(shí)現(xiàn)差分跳頻的各種功能，從基于硬件的設(shè)計(jì)方法中解放出來。本文首先介紹了課題背景及研究的意義，闡述了目前差分跳頻中頻率合成跟頻率識別的實(shí)現(xiàn)方案。在頻率合成中，著重對DDS的相位截?cái)嗾`差及幅度量化誤差進(jìn)行仿真，找出基于FPGA實(shí)現(xiàn)的最佳參數(shù)及改善方法。在頻率識別中，基于Xilinx公司提供FFT IP核，接收端中的位同步，頻率識別均在FFT的理論上進(jìn)行設(shè)計(jì)。最后根據(jù)設(shè)計(jì)方案制作基于FPGA的電路板。設(shè)計(jì)中跳頻圖案、直接數(shù)字頻率合成器、頻率識別、位同步、跳頻圖案恢復(fù)、線性調(diào)頻z變換等模塊均采用Verilog和VHDL兩種通用硬件描述語言進(jìn)行設(shè)計(jì)，以便能夠在所有廠家的FPGA芯片中移植。

標(biāo)簽： 短波差分跳頻通信

上傳時(shí)間： 2013-07-22

上傳用戶：yezhihao