高性能濾波器是現(xiàn)代信號(hào)處理的一種基本電路，傳統(tǒng)的設(shè)計(jì)思想和方法運(yùn)算量大，存在優(yōu)化復(fù)雜的缺點(diǎn)。本文采用Pspice 的仿真優(yōu)化工具對(duì)二階低通濾波器基于通帶寬度的目標(biāo)進(jìn)行了優(yōu)化和仿真，結(jié)果表明優(yōu)化目標(biāo)和仿
標(biāo)簽： Pspice 低通濾波器 優(yōu)化設(shè)計(jì) 仿真分析
上傳時(shí)間： 2013-06-25
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常用的實(shí)時(shí)數(shù)字信號(hào)處理的器件有可編程的數(shù)字信號(hào)處理(DSP)芯片(如AD系列、TI系列)、專用集成電路(ASIC)、現(xiàn)場(chǎng)可編程門陣列(FPGA)等。在工程實(shí)踐中,往往要求對(duì)信號(hào)處理要有高速性、實(shí)時(shí)性和靈活性,而已有的一些軟件和硬件實(shí)現(xiàn)方式則難以同時(shí)達(dá)到這幾方面的要求。隨著可編程邏輯器件和EDA技術(shù)的發(fā)展,使用FPGA來(lái)實(shí)現(xiàn)數(shù)字信號(hào)處理,既具有實(shí)時(shí)性,又兼顧了一定的靈活性。FPGA具有的靈活的可編程邏輯可以方便的實(shí)現(xiàn)高速數(shù)字信號(hào)處理,突破了并行處理、流水級(jí)數(shù)的限制,有效地利用了片上資源,加上反復(fù)的可編程能力,越來(lái)越受到國(guó)內(nèi)外從事數(shù)字信號(hào)處理的研究者所青睞。 FIR數(shù)字濾波器以其良好的線性特性被廣泛使用,屬于數(shù)字信號(hào)處理的基本模塊之一。本論文對(duì)基于FPGA的FIR數(shù)字濾波器實(shí)現(xiàn)進(jìn)行了研究,所做的主要工作如下： 1.介紹了FIR數(shù)字濾波器的基本理論和FPGA的基本概況,以及FPGA設(shè)計(jì)流程、設(shè)計(jì)指導(dǎo)原則和常用的設(shè)計(jì)指導(dǎo)思想與技巧。 2.以FIR數(shù)字濾波器的基本理論為依據(jù),使用分布式算法為濾波器的硬件實(shí)現(xiàn)算法,并對(duì)其進(jìn)行了詳細(xì)的討論。針對(duì)分布式算法中查找表規(guī)模過(guò)大的缺點(diǎn),采用優(yōu)化分布式算法的多塊查找表方式使得硬件規(guī)模極大的減小。 3.設(shè)計(jì)出一個(gè)192階的FIR濾波器實(shí)例。其系統(tǒng)要求為：定點(diǎn)16位輸入、定點(diǎn)12位系數(shù)、定點(diǎn)16位輸出,采樣率為75MHz。設(shè)計(jì)用Quartus II軟件進(jìn)行仿真,并將其仿真結(jié)果與Matlab仿真結(jié)果進(jìn)行對(duì)比分析。 仿真結(jié)果表明,本論文設(shè)計(jì)的濾波器硬件規(guī)模較小,采樣率達(dá)到了75MHz。同時(shí)只要將查找表進(jìn)行相應(yīng)的改動(dòng),就能分別實(shí)現(xiàn)低通、高通、帶通FIR濾波器,體現(xiàn)了設(shè)計(jì)的靈活性。
標(biāo)簽： FPGA FIR 數(shù)字濾波器
上傳時(shí)間： 2013-06-06
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本課題深入分析了GPS軟件接收機(jī)基于FFT并行捕獲算法并詳細(xì)闡述了其FPGA的實(shí)現(xiàn)。相比于其它的捕獲方案，該方案更好地滿足了信號(hào)處理實(shí)時(shí)性的要求。 論文的主體部分首先簡(jiǎn)單分析了擴(kuò)頻通信系統(tǒng)的基本原理，介紹了GPS系統(tǒng)的組成，詳細(xì)闡述了GPS信號(hào)的特點(diǎn)，并根據(jù)GPS信號(hào)的組成特點(diǎn)介紹了接收機(jī)的體系結(jié)構(gòu)。其次，通過(guò)對(duì)GPS接收機(jī)信號(hào)捕獲方案的深入研究，確定了捕獲速度快且實(shí)現(xiàn)復(fù)雜度不是很高的基于FFT的并行捕獲方案，并對(duì)該方案提出了幾點(diǎn)改進(jìn)的措施，根據(jù)前面的分析，提出了系統(tǒng)的實(shí)現(xiàn)方案，利用MATLAB對(duì)該系統(tǒng)進(jìn)行仿真，仿真的結(jié)果充分的驗(yàn)證了方案的可行性。接著，對(duì)于捕獲環(huán)節(jié)中的核心部分—FFT處理器，設(shè)計(jì)中沒(méi)有采用ALTERA提供的IP核，獨(dú)立設(shè)計(jì)實(shí)現(xiàn)了基于FPGA的FFT處理器，并通過(guò)對(duì)一組數(shù)據(jù)在MATLAB中運(yùn)算得到結(jié)果和FPGA輸出結(jié)果相對(duì)比，可以驗(yàn)證該FFT處理器的正確性。再次重點(diǎn)分析了GPS接收機(jī)并行捕獲部分的FPGA具體實(shí)現(xiàn)，通過(guò)捕獲的FPGA時(shí)序仿真波形，證明了該系統(tǒng)已經(jīng)能成功地捕獲到GPS信號(hào)。最后，對(duì)全文整個(gè)研究工作進(jìn)行總結(jié)，并指出以后繼續(xù)研究的方向。 本課題雖然是對(duì)于GPS接收機(jī)的研究，但其原理與GALILEO、北斗等導(dǎo)航系統(tǒng)的接收機(jī)相近，因此該課題的研究對(duì)我國(guó)衛(wèi)星導(dǎo)航事業(yè)的發(fā)展起到了積極的推動(dòng)作用。
上傳時(shí)間： 2013-05-29
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本論文設(shè)計(jì)了一種基于FPGA的高速FIR數(shù)字濾波器,濾波器實(shí)現(xiàn)低通濾波,截止頻率為1MHz,通帶波紋小于1 dB,阻帶最大衰減為-40 dB,輸入輸出數(shù)據(jù)為8位二進(jìn)制,采樣頻率為10MHz。 論文首先簡(jiǎn)要介紹了數(shù)字濾波器的基本原理和線性FIR數(shù)字濾波器的性質(zhì)、結(jié)構(gòu),根據(jù)濾波器的性能要求選擇窗函數(shù)、確定系數(shù),在算法上為了滿足數(shù)字濾波器的要求,對(duì)系數(shù)放大512倍并取整,并用Matlab對(duì)數(shù)字濾波器原理進(jìn)行了證明。同時(shí)簡(jiǎn)述了EDA技術(shù)和FPGA設(shè)計(jì)流程。 其次,論文說(shuō)明了FIR數(shù)字濾波器模塊的劃分,并用Verilog語(yǔ)言在Modelsim環(huán)境下進(jìn)行了功能測(cè)試。對(duì)于數(shù)字濾波器系數(shù)中的-1,-2,4這些簡(jiǎn)單的系數(shù)乘法直接進(jìn)行移位和取反,可以極大的節(jié)省資源和優(yōu)化設(shè)計(jì)。而對(duì)普通系數(shù)乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速實(shí)現(xiàn)了乘積的運(yùn)算；另外,在本設(shè)計(jì)進(jìn)行部分積累加時(shí),采用舍取冗余位,主要是根據(jù)設(shè)計(jì)時(shí)已對(duì)系數(shù)進(jìn)行了放大,而輸出時(shí)又要將結(jié)果相應(yīng)的縮小,所以在累加時(shí),提前對(duì)部分積縮小,從而減少了運(yùn)算量,從時(shí)間和資源上都得到了優(yōu)化。 論文的最后分別用Modelsim和Quartus II進(jìn)行了FIR數(shù)字濾波器的前仿真和后仿真,將仿真的結(jié)果和Matlab中原理驗(yàn)證時(shí)得到的理想值進(jìn)行了比較,并對(duì)所產(chǎn)生的誤差進(jìn)行了分析。仿真結(jié)果表明：本16階FIR數(shù)字濾波器設(shè)計(jì)能夠?qū)崿F(xiàn)截止頻率為1MHz的低通濾波,并且工作頻率可達(dá)150MHz以上。
標(biāo)簽： FPGA FIR 數(shù)字 濾波器設(shè)計(jì)
上傳時(shí)間： 2013-07-15
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可靠通信要求消息從信源到信宿盡量無(wú)誤傳輸，這就要求通信系統(tǒng)具有很好的糾錯(cuò)能力，如使用差錯(cuò)控制編碼。自仙農(nóng)定理提出以來(lái)，先后有許多糾錯(cuò)編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯(cuò)性能成為通信界的一個(gè)里程碑。 然而，Turbo碼迭代譯碼復(fù)雜度大，導(dǎo)致其譯碼延時(shí)大，故而在工程中的應(yīng)用受到一定限制，而并行Turbo譯碼可以很好地解決上述問(wèn)題。本論文的主要工作是通過(guò)硬件實(shí)現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲(chǔ)器的并行子交織器解決方法，很好地解決了并行訪問(wèn)存儲(chǔ)器沖突的問(wèn)題。 本論文在現(xiàn)場(chǎng)可編程門陣列(FPGA)平臺(tái)上實(shí)現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實(shí)現(xiàn)的并行Turbo編譯碼器在時(shí)鐘頻率為33MHz，幀長(zhǎng)為1024比特，并行子譯碼器數(shù)和最大迭代次數(shù)均為4時(shí)，可支持8.2Mbps的編譯碼數(shù)掘吞吐量，而譯碼時(shí)延小于124us。本文還使用EP2C35FPGA芯片設(shè)計(jì)了系統(tǒng)開(kāi)發(fā)板。該開(kāi)發(fā)板可提供高速以太網(wǎng)MAC／PHY和PCI接口，很好地滿足了通信系統(tǒng)需求。系統(tǒng)測(cè)試結(jié)果表明，本文所實(shí)現(xiàn)的并行Turbo編譯碼器及其開(kāi)發(fā)板運(yùn)行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實(shí)現(xiàn)相關(guān)技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設(shè)計(jì)與實(shí)現(xiàn)，分別介紹了編碼器和譯碼器的RTL設(shè)計(jì)，還提出了一種基于多端口存儲(chǔ)器的并行子交織器和解交織器設(shè)計(jì)。第三章討論了使用NIOS處理器的SOC架構(gòu)，使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC／0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開(kāi)發(fā)板設(shè)計(jì)與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。
上傳時(shí)間： 2013-04-24
上傳用戶：ziyu_job1234
在微機(jī)上模擬I2C總線的設(shè)計(jì)，用并行口的D0（PIN2）模擬SCL信號(hào)，用D1（PIN3）模擬SDA信號(hào)。
上傳時(shí)間： 2013-07-14
上傳用戶：xuanchangri
本文介紹了用MATLAB 分析、設(shè)計(jì)、和實(shí)現(xiàn)IIR數(shù)字低通濾波器的方法。并依據(jù)IIR型數(shù)字濾波器設(shè)計(jì)的傳統(tǒng)方法，利用MATLAB工具采用兩種不同的方法快速有效的實(shí)現(xiàn)了對(duì)IIR數(shù)字濾波器的設(shè)計(jì). 關(guān)鍵詞：MATLAB IIR數(shù)字低通濾波器
標(biāo)簽： Matlab IIR 數(shù)字 低通濾波器
上傳時(shí)間： 2013-08-05
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高性能ADC產(chǎn)品的出現(xiàn)，給混合信號(hào)測(cè)試領(lǐng)域帶來(lái)前所未有的挑戰(zhàn)。并行ADC測(cè)試方案實(shí)現(xiàn)了多個(gè)ADC測(cè)試過(guò)程的并行化和實(shí)時(shí)化，減少了單個(gè)ADC的平均測(cè)試時(shí)間，從而降低ADC測(cè)試成本。本文實(shí)現(xiàn)了基于FPGA的ADC并行測(cè)試方法。在閱讀相關(guān)文獻(xiàn)的基礎(chǔ)上，總結(jié)了常用ADC參數(shù)測(cè)試方法和測(cè)試流程。使用FPGA實(shí)現(xiàn)時(shí)域參數(shù)評(píng)估算法和頻域參數(shù)評(píng)估算法，并對(duì)2個(gè)ADC在不同樣本數(shù)條件下進(jìn)行并行測(cè)試。 本研究通過(guò)在FPGA內(nèi)部實(shí)現(xiàn)ADC測(cè)試時(shí)域算法和頻域算法相結(jié)合的方法來(lái)搭建測(cè)試系統(tǒng)，完成了音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測(cè)試時(shí)域算法和頻域算法的FPGA實(shí)現(xiàn)。整個(gè)測(cè)試系統(tǒng)使用Angilent33220A任意信號(hào)發(fā)生器提供模擬激勵(lì)信號(hào)，共用一個(gè)FPGA內(nèi)部實(shí)現(xiàn)的采樣時(shí)鐘控制模塊。并行測(cè)試系統(tǒng)將WM8731.L片內(nèi)的兩個(gè)獨(dú)立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對(duì)其進(jìn)行串并轉(zhuǎn)換。然后對(duì)左右兩個(gè)通道分別配置一個(gè)FFT算法模塊和時(shí)域算法模塊，并行地實(shí)現(xiàn)了ADC參數(shù)的評(píng)估算法。在樣本數(shù)分別為128和4096的實(shí)驗(yàn)條件下，對(duì)WM8731L片內(nèi)2個(gè)被測(cè).ADC并行地進(jìn)行參數(shù)評(píng)估，被測(cè)參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號(hào)與噪聲諧波失真比SINAD、總諧波失真THD等5個(gè)常用參數(shù)。實(shí)驗(yàn)結(jié)果表明，通過(guò)在FPGA內(nèi)配置2個(gè)獨(dú)立的參數(shù)計(jì)算模塊，可并行地實(shí)現(xiàn)對(duì)2個(gè)相同ADC的參數(shù)評(píng)估，減小單個(gè)ADC的平均測(cè)試時(shí)間。FPGA片內(nèi)實(shí)時(shí)評(píng)估算法的實(shí)現(xiàn)節(jié)省了測(cè)試樣本傳輸至自動(dòng)測(cè)試機(jī)PC端的時(shí)間。而且只需將HDL代碼多次復(fù)制，就可實(shí)現(xiàn)多個(gè)被測(cè)ADC在同一時(shí)刻并行地被評(píng)估，配置靈活。基于FPGA的ADC并行測(cè)試方法易于實(shí)現(xiàn)，具有可行性，但由于噪聲的影響，測(cè)試精度有待進(jìn)一步提高。該方法可用于自動(dòng)測(cè)試機(jī)的混合信號(hào)選項(xiàng)卡或測(cè)試子系統(tǒng)。
標(biāo)簽： FPGA ADC 并行測(cè)試 方法研究
上傳時(shí)間： 2013-06-07
上傳用戶：gps6888
·摘 要:本文介紹基于計(jì)算機(jī)并行端口的微型步進(jìn)電機(jī)控制系統(tǒng)。針對(duì)雙極型兩相步進(jìn)電機(jī)，設(shè)計(jì)了由集成音頻功率放大器TDA1521組成的步進(jìn)電機(jī)平衡橋式功率驅(qū)動(dòng)電路；由計(jì)算機(jī)并行端口的數(shù)據(jù)端口組成步進(jìn)電機(jī)的脈沖分配器，由軟件實(shí)現(xiàn)步進(jìn)電機(jī)的脈沖分配、電機(jī)的速度控制和斷電相位記憶功能，通過(guò)對(duì)數(shù)據(jù)端口的擴(kuò)展實(shí)現(xiàn)對(duì)6個(gè)步進(jìn)電機(jī)的控制。
標(biāo)簽： 并行口 步進(jìn)電機(jī) 控制系統(tǒng)
上傳時(shí)間： 2013-07-15
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·21天學(xué)通C++(第四版)
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上傳時(shí)間： 2013-07-06
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