介紹了符合CCSDS標準的RS（255，223）碼譯碼器的硬件實現結構。譯碼器采用8位并行時域譯碼算法，主要包括了修正后的無逆BM迭代譯碼算法，錢搜索算法和Forney算法。采用了三級流水線結構實現，減小了譯碼器的時延，提高了譯碼的速率，使用了VHDL語言完成譯碼器的設計與實現。測試表明，該譯碼器性能優良，適用于高速通信。
上傳時間： 2013-10-17
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隨著HDL Hardware Description Language 硬件描述語言語言綜合工具及其它相關工具的推廣使廣大設計工程師從以往煩瑣的畫原理圖連線等工作解脫開來能夠將工作重心轉移到功能實現上極大地提高了工作效率任何事務都是一分為二的有利就有弊我們發現現在越來越多的工程師不關心自己的電路實現形式以為我只要將功能描述正確其它事情交給工具就行了在這種思想影響下工程師在用HDL語言描述電路時腦袋里沒有任何電路概念或者非常模糊也不清楚自己寫的代碼綜合出來之后是什么樣子映射到芯片中又會是什么樣子有沒有充分利用到FPGA的一些特殊資源遇到問題立刻想到的是換速度更快容量更大的FPGA器件導致物料成本上升更為要命的是由于不了解器件結構更不了解與器件結構緊密相關的設計技巧過分依賴綜合等工具工具不行自己也就束手無策導致問題遲遲不能解決從而嚴重影響開發周期導致開發成本急劇上升 目前我們的設計規模越來越龐大動輒上百萬門幾百萬門的電路屢見不鮮同時我們所采用的器件工藝越來越先進已經步入深亞微米時代而在對待深亞微米的器件上我們的設計方法將不可避免地發生變化要更多地關注以前很少關注的線延時我相信ASIC設計以后也會如此此時如果我們不在設計方法設計技巧上有所提高是無法面對這些龐大的基于深亞微米技術的電路設計而且現在的競爭越來越激勵從節約公司成本角度出 也要求我們盡可能在比較小的器件里完成比較多的功能 本文從澄清一些錯誤認識開始從FPGA器件結構出發以速度路徑延時大小和面積資源占用率為主題描述在FPGA設計過程中應當注意的問題和可以采用的設計技巧本文對讀者的技能基本要求是熟悉數字電路基本知識如加法器計數器RAM等熟悉基本的同步電路設計方法熟悉HDL語言對FPGA的結構有所了解對FPGA設計流程比較了解
上傳時間： 2013-11-06
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針對固定碼長Turbo碼適應性差的缺點，以LTE為應用背景，提出了一種幀長可配置的Turbo編譯碼器的FPGA實現方案。該設計可以依據具體的信道環境和速率要求調節信息幀長，平衡譯碼性能和系統時延。方案采用“自頂向下”的設計思想和“自底而上”的實現方法，對 Turbo編譯碼系統模塊化設計后優化統一，經時序仿真驗證后下載配置到Altera公司Stratix III系列的EP3SL150F1152C2N中。測試結果表明，系統運行穩健可靠，并具有良好的移植性；集成化一體設計，為LTE標準下Turbo碼 ASIC的開發提供了參考。
上傳時間： 2013-10-28
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目前，大型設計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發沿設計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現，并設計了專用時鐘緩沖與驅動結構，從而使全局時鐘到達芯片內部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應復雜設計的需要，Xilinx的FPGA中集成的專用時鐘資源與數字延遲鎖相環(DLL)的數目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數字時鐘管理模塊(DCM)。與全局時鐘資源相關的原語常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
上傳時間： 2014-01-01
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為有效控制固態功率調制設備,提高系統的可調性和穩定性,介紹了一種基于現場可編程門陣列( FPGA)和微控制器(MCU) 的多路高壓IGBT 驅動觸發器的設計方法和實現電路。該觸發器可選擇內或外觸發信號,可遙控或本控,能產生多路頻率、寬度和延時獨立可調的脈沖信號,信號的輸入輸出和傳輸都使用光纖。將該觸發器用于高壓IGBT(3300 V/ 800 A) 感應疊加脈沖發生器中進行實驗測試,給出了實驗波形。結果表明,該多路高壓IGBT驅動觸發器輸出脈沖信號達到了較高的調整精度,頻寬’脈寬及延時可分別以步進1 Hz、0. 1μs、0. 1μs 進行調整,滿足了脈沖發生器的要求,提高了脈沖功率調制系統的性能。
上傳時間： 2013-10-22
上傳用戶：zhulei420
在衛星的地面測試中，地面模擬系統發送遙控遙測信號并接收衛星的返回信號，將其下變頻到中頻進行解調，從而獲取衛星工作狀態和運行環境，模擬其在軌運行工作情況。針對目前采用有源相控陣天線技術的衛星地面測試，本文設計實現了一種DBF體制的地面模擬系統接收機，該接收機采用超外差式二次變頻設計，具有高增益、低噪聲系數、低群時延波動、良好的通道間幅相一致性和穩定性，同時集成度高，體積小，可制造性強，能夠充分的滿足采用有源相控陣技術的衛星地面測試要求。
上傳時間： 2013-11-11
上傳用戶：我累個乖乖
容遲/容延網絡（Delay Tolerant Network/DTN）泛指由于節點移動、能量管理、調度等原因而出現頻繁中斷、甚至長時間處于中斷狀態的一類網絡。針對DTN具有的時延高、割裂頻繁、節點能量受限、以及節點移動性等特點，通過對DTN中基于復制策略的單播路由策略進行分類和比較，提出了如何優化DTN單播路由算法、提高網絡傳輸率的建議。
上傳時間： 2013-11-24
上傳用戶：xiaojie
要想實現雨量RTU系統的通信功能，首先要實現系統通信模塊的通信功能，因此系統中通信模塊的設計和功能實現是系統的關鍵部分。針對這一要求，圍繞SIM900A芯片和有效SIM電話卡完成系統通信模塊的硬件設計，軟件方面使用AT指令集以GSM和GPRS通信方式通過串口調試工具實現系統的通信功能，本文主要介紹GSM短消息方式實現系統的通信功能。通過實驗證明，雖然GSM短消息具有短消息長度受限和存在延時的缺陷，但是本文設計的雨量RTU系統通信的成功率和實時性可以達到實際應用的需要，符合設計的要求。
上傳時間： 2014-12-29
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采用網絡模擬仿真方法，選用NS2仿真軟件模擬IP網絡運行。編程實現四種典型的網絡拓撲結構：總線型、星型、環型、網型，選取網絡傳輸中的數據包延時、延時抖動、丟包率以及吞吐量等關鍵性能指標為實驗采集對象。通過大量的仿真實驗數據分析不同拓撲類型對IP網絡性能產生的不同影響。
上傳時間： 2013-12-23
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概述:HHS12系列時間繼電器（以下簡稱繼電器），適用于交流，工作電壓及以下或直流工作電壓24V的控制電路中作延時元件，按預定時間接通或分斷電路。該繼電器技術性能、外形尺寸、安裝型式等均與美國公司時間繼電器相同。
上傳時間： 2014-01-05
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