ZigBee技術是一種應用于短距離范圍內，低傳輸數據速率下的各種電子設備之間的無線通信技術。ZigBee名字來源于蜂群使用的賴以生存和發展的通信方式，蜜蜂通過跳ZigZag形狀的舞蹈來通知發現的新食物源的位置、距離和方向等信息，以此作為新一代無線通訊技術的名稱。ZigBee過去又稱為“HomeRF Lite”、“RF-EasyLink”或“FireFly”無線電技術，目前統一稱為ZigBee技術。 2、ZigBee技術的特點 自從馬可尼發明無線電以來，無線通信技術一直向著不斷提高數據速率和傳輸距離的方向發展。例如：廣域網范圍內的第三代移動通信網絡（3G）目的在于提供多媒體無線服務，局域網范圍內的標準從IEEE802.11的1Mbit/s到IEEE802.11g的54Mbit/s的數據速率。而當前得到廣泛研究的ZigBee技術則致力于提供一種廉價的固定、便攜或者移動設備使用的極低復雜度、成本和功耗的低速率無線通信技術。這種無線通信技術具有如下特點： 功耗低：工作模式情況下，ZigBee技術傳輸速率低，傳輸數據量很小，因此信號的收發時間很短，其次在非工作模式時，ZigBee節點處于休眠模式。設備搜索時延一般為30ms，休眠激活時延為15ms，活動設備信道接入時延為15ms。由于工作時間較短、收發信息功耗較低且采用了休眠模式，使得ZigBee節點非常省電，ZigBee節點的電池工作時間可以長達6個月到2年左右。同時，由于電池時間取決于很多因素，例如：電池種類、容量和應用場合，ZigBee技術在協議上對電池使用也作了優化。對于典型應用，堿性電池可以使用數年，對于某些工作時間和總時間（工作時間+休眠時間）之比小于1%的情況，電池的壽命甚至可以超過10年。 數據傳輸可靠：ZigBee的媒體接入控制層（MAC層）采用talk-when-ready的碰撞避免機制。在這種完全確認的數據傳輸機制下，當有數據傳送需求時則立刻傳送，發送的每個數據包都必須等待接收方的確認信息，并進行確認信息回復，若沒有得到確認信息的回復就表示發生了碰撞，將再傳一次，采用這種方法可以提高系統信息傳輸的可靠性。同時為需要固定帶寬的通信業務預留了專用時隙，避免了發送數據時的競爭和沖突。同時ZigBee針對時延敏感的應用做了優化，通信時延和休眠狀態激活的時延都非常短。 網絡容量大：ZigBee低速率、低功耗和短距離傳輸的特點使它非常適宜支持簡單器件。ZigBee定義了兩種器件：全功能器件（FFD）和簡化功能器件（RFD）。對全功能器件，要求它支持所有的49個基本參數。而對簡化功能器件，在最小配置時只要求它支持38個基本參數。一個全功能器件可以與簡化功能器件和其他全功能器件通話，可以按3種方式工作，分別為：個域網協調器、協調器或器件。而簡化功能器件只能與全功能器件通話，僅用于非常簡單的應用。一個ZigBee的網絡最多包括有255個ZigBee網路節點，其中一個是主控（Master）設備，其余則是從屬（Slave）設備。若是通過網絡協調器（Network Coordinator），整個網絡最多可以支持超過64000個ZigBee網路節點，再加上各個Network Coordinator可互相連接，整個ZigBee網絡節點的數目將十分可觀。 兼容性：ZigBee技術與現有的控制網絡標準無縫集成。通過網絡協調器（Coordinator）自動建立網絡，采用載波偵聽/沖突檢測（CSMA-CA）方式進行信道接入。為了可靠傳遞，還提供全握手協議。
標簽： zigbee
上傳時間： 2013-11-24
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附件為NE555電路智能設計軟件，是以NE555芯片為核心,設計出不同的智能控制電路的軟件。 NE555為8腳時基集成電路， 各腳主要功能（集成塊圖在下面） 1地GND 2觸發 3輸出 4復位 5控制電壓 6門限(閾值） 7放電 8電源電壓Vcc 應用十分廣泛，可裝如下幾種電路： 1。單穩類電路作用： 定延時，消抖動，分（倍）頻，脈沖輸出，速率檢測等。 2。雙穩類電路作用： 比較器，鎖存器，反相器，方波輸出及整形等。 3。無穩類電路作用： 方波輸出，電源變換，音響報警，玩具，電控測量，定時等。 我們知道，555電路在應用和工作方式上一般可歸納為3類。每類工作方式又有很多個不同的電路。在實際應用中，除了單一品種的電路外，還可組合出很多不同電路，如：多個單穩、多個雙穩、單穩和無穩，雙穩和無穩的組合等。這樣一來，電路變的更加復雜。為了便于我們分析和識別電路，更好的理解555電路，這里我們這里按555電路的結構特點進行分類和歸納，把555電路分為3大類、8種、共18個單元電路。每個電路除畫出它的標準圖型，指出他們的結構特點或識別方法外，還給出了計算公式和他們的用途。方便大家識別、分析555電路。下面將分別介紹這3類電路
上傳時間： 2013-10-23
上傳用戶：qimingxing130
附件是一款PCB阻抗匹配計算工具，點擊CITS25.exe直接打開使用，無需安裝。附件還帶有PCB連板的一些計算方法，連板的排法和PCB聯板的設計驗驗。 PCB設計的經驗建議: 1.一般連板長寬比率為1：1~2.5：1,同時注意For FuJi Machine:a.最大進板尺寸為:450*350mm, 2.針對有金手指的部分,板邊處需作掏空處理,建議不作為連板的部位. 3.連板方向以同一方向為優先,考量對稱防呆,特殊情況另作處理. 4.連板掏空長度超過板長度的1/2時,需加補強邊. 5.陰陽板的設計需作特殊考量. 6.工藝邊需根據實際需要作設計調整,軌道邊一般不少於6mm,實際中需考量板邊零件的排布,軌道設備正常卡壓距離為不少於3mm,及符合實際要求下的連板經濟性. 7.FIDUCIAL MARK或稱光學定位點,一般設計在對角處,為2個或4個,同時MARK點面需平整,無氧化,脫落現象;定位孔設計在板邊,為對稱設計,一般為4個,直徑為3mm,公差為±0.01inch. 8.V-cut深度需根據連板大小及基板板厚考量,角度建議為不少於45°. 9.連板設計的同時,需基於基板的分板方式考量<人工(治具)還是使用分板設備>. 10.使用針孔(郵票孔)聯接：需請考慮斷裂后的毛刺,及是否影響COB工序的Bonding機上的夾具穩定工作,還應考慮是否有無影響插件過軌道,及是否影響裝配組裝.
上傳時間： 2014-12-31
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溫濕度傳感器 sht11 仿真程序 sbit out =P3^0; //加熱口 //sbit input =P1^1;//檢測口 //sbit speek =P2^0;//報警 sbit clo =P3^7;//時鐘 sbit ST =P3^5;//開始 sbit EOC =P3^6;//成功信號 sbit gwei =P3^4;//個位 sbit swei =P3^3;//十位 sbit bwei =P3^2;//百位 sbit qwei =P3^1;//千位 sbit speak =P0^0;//報警音 sbit bjled =P0^1;//報警燈 sbit zcled =P0^2;//正常LED int count; uchar xianzhi;//取轉換結果 uchar seth;//高時間 uchar setl;//低時間 uchar seth_mi;//高時間 uchar setl_mi;//低時間 bit hlbz;//高低標志 bit clbz; bit spbz; ///定時中斷程序/// void t0 (void) interrupt 1 using 0 { TH0=(65536-200)/256;//5ms*200=1000ms=1s TL0=(65536-200)%256; clo=!clo;//產生時鐘 if(count>5000) { if(hlbz) { if(seth_mi==0){seth_mi=seth;hlbz=0;out=0;} else seth_mi--; } if(!hlbz) { if(setl_mi==0){setl_mi=setl;hlbz=1;out=1;} else setl_mi--; } count=0; } else count++; } ///////////// ///////延時/////// delay(int i) { while(--i); } ///////顯示處理/////// xianshi() { int abcd=0; int i; for (i=0;i<5;i++) { abcd=xianzhi; gwei=1; swei=1; bwei=1; qwei=1; P1=dispcode[abcd/1000]; qwei=0; delay(70); qwei=1; abcd=abcd%1000; P1=dispcode[abcd/100]; bwei=0; delay(70); bwei=1; abcd=abcd%100; P1=dispcode[abcd/10]; swei=0; delay(70); swei=1; abcd=abcd%10; P1=dispcode[abcd]; gwei=0; delay(70); gwei=1; } } doing() { if(xianzhi>100) {bjled=0;speak=1;zcled=1;} else {bjled=1;speak=0;zcled=0;} } void main(void) { seth=60;//h60秒 setl=90;//l90秒 seth_mi=60;//h60秒 setl_mi=90;//l90秒 TMOD=0X01;//定時0 16位工作模式 TH0=(65536-200)/256; TL0=(65536-200)%256; TR0=1; //開始計時 ET0=1; //開定時0中斷 EA=1; //開全中斷 while(1) { ST=0; _nop_(); ST=1; _nop_(); ST=0; // EOC=0; xianshi(); while(!EOC) { xianshi(); } xianzhi=P2; xianshi(); doing(); } }
上傳時間： 2013-11-07
上傳用戶：我們的船長
附件是一款PCB阻抗匹配計算工具，點擊CITS25.exe直接打開使用，無需安裝。附件還帶有PCB連板的一些計算方法，連板的排法和PCB聯板的設計驗驗。 PCB設計的經驗建議: 1.一般連板長寬比率為1：1~2.5：1,同時注意For FuJi Machine:a.最大進板尺寸為:450*350mm, 2.針對有金手指的部分,板邊處需作掏空處理,建議不作為連板的部位. 3.連板方向以同一方向為優先,考量對稱防呆,特殊情況另作處理. 4.連板掏空長度超過板長度的1/2時,需加補強邊. 5.陰陽板的設計需作特殊考量. 6.工藝邊需根據實際需要作設計調整,軌道邊一般不少於6mm,實際中需考量板邊零件的排布,軌道設備正常卡壓距離為不少於3mm,及符合實際要求下的連板經濟性. 7.FIDUCIAL MARK或稱光學定位點,一般設計在對角處,為2個或4個,同時MARK點面需平整,無氧化,脫落現象;定位孔設計在板邊,為對稱設計,一般為4個,直徑為3mm,公差為±0.01inch. 8.V-cut深度需根據連板大小及基板板厚考量,角度建議為不少於45°. 9.連板設計的同時,需基於基板的分板方式考量<人工(治具)還是使用分板設備>. 10.使用針孔(郵票孔)聯接：需請考慮斷裂后的毛刺,及是否影響COB工序的Bonding機上的夾具穩定工作,還應考慮是否有無影響插件過軌道,及是否影響裝配組裝.
上傳時間： 2013-10-15
上傳用戶：3294322651
Xilinx UltraScale™ 架構針對要求最嚴苛的應用，提供了前所未有的ASIC級的系統級集成和容量。 UltraScale架構是業界首次在All Programmable架構中應用最先進的ASIC架構優化。該架構能從20nm平面FET結構擴展至16nm鰭式FET晶體管技術甚至更高的技術，同 時還能從單芯片擴展到3D IC。借助Xilinx Vivado®設計套件的分析型協同優化，UltraScale架構可以提供海量數據的路由功能，同時還能智能地解決先進工藝節點上的頭號系統性能瓶頸。 這種協同設計可以在不降低性能的前提下達到實現超過90%的利用率。 UltraScale架構的突破包括： • 幾乎可以在晶片的任何位置戰略性地布置類似于ASIC的系統時鐘，從而將時鐘歪斜降低達50% • 系統架構中有大量并行總線，無需再使用會造成時延的流水線，從而可提高系統速度和容量 • 甚至在要求資源利用率達到90%及以上的系統中，也能消除潛在的時序收斂問題和互連瓶頸 • 可憑借3D IC集成能力構建更大型器件，并在工藝技術方面領先當前行業標準整整一代 • 能在更低的系統功耗預算范圍內顯著提高系統性能，包括多Gb串行收發器、I/O以及存儲器帶寬 • 顯著增強DSP與包處理性能 賽靈思UltraScale架構為超大容量解決方案設計人員開啟了一個全新的領域。
標簽： UltraScale Xilinx 架構
上傳時間： 2013-12-23
上傳用戶：小儒尼尼奧
根據無人機系統的控制特點，提出了一種基于FPGA的無人機控制器設計方案，并完成了該方案的軟硬件設計。該方案將鍵盤掃描、AD采樣、指令編碼與顯示和指令異步串行發送等功能模塊集成到FPGA內部，簡化了控制器硬件結構。實際應用表明，該無人機控制器具有指令群延時低、功能可擴展性強等優點，能夠滿足使用要求。
上傳時間： 2013-10-30
上傳用戶：jiahao131
介紹了符合CCSDS標準的RS（255，223）碼譯碼器的硬件實現結構。譯碼器采用8位并行時域譯碼算法，主要包括了修正后的無逆BM迭代譯碼算法，錢搜索算法和Forney算法。采用了三級流水線結構實現，減小了譯碼器的時延，提高了譯碼的速率，使用了VHDL語言完成譯碼器的設計與實現。測試表明，該譯碼器性能優良，適用于高速通信。
上傳時間： 2013-12-13
上傳用戶：yzhl1988
EDA （Electronic Design Automation）即“電子設計自動化”，是指以計算機為工作平臺，以EDA軟件為開發環境，以硬件描述語言為設計語言，以可編程器件PLD為實驗載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標器件的電子產品自動化設計過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統設計中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設計開發領域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個特殊的軟件包中的一個或多個，因此這一領域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設計及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進行分類，另一種是按功能進行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業軟件公司，業內最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產品而開發的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨立于半導體器件廠商，具有良好的標準化和兼容性，適合于學術研究單位使用，但系統復雜、難于掌握且價格昂貴；后者能針對自己器件的工藝特點作出優化設計，提高資源利用率，降低功耗，改善性能，比較適合產品開發單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發環境 由半導體公司提供，基本上可以完成從設計輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優勢是功能全集成化，可以加快動態調試，縮短開發周期；缺點是在綜合和仿真環節與專業的軟件相比，都不是非常優秀的。 (2) 綜合類 這類軟件的功能是對設計輸入進行邏輯分析、綜合和優化，將硬件描述語句（通常是系統級的行為描述語句）翻譯成最基本的與或非門的連接關系（網表），導出給PLD/FPGA廠家的軟件進行布局和布線。為了優化結果，在進行較復雜的設計時，基本上都使用這些專業的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對設計進行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時、線延時等的“時序仿真”（也叫“后仿真”）。復雜一些的設計，一般需要使用這些專業的仿真軟件。因為同樣的設計輸入，專業軟件的仿真速度比集成環境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們在性能上各有所長，有的綜合優化能力突出，有的仿真模擬功能強，好在多數工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設置直接調用Modelsim和 Synplify進行仿真和綜合。 如果設計的硬件系統不是很大，對綜合和仿真的要求不是很高，那么可以在一個集成的開發環境中完成整個設計流程。如果要進行復雜系統的設計，則常規的方法是多種EDA工具協調工作，集各家之所長來完成設計流程。
上傳時間： 2013-10-11
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隨著科學技術的不斷發展，人們的生活水平的不斷提高，通信技術的不斷擴延，計算機已經涉及到各個不同的行業，成為人們生活、工作、學習、娛樂不可缺少的工具。而計算機主板作為計算機中非常重要的核心部件，其品質的好壞直接影響計算機整體品質的高低。因此在生產主板的過程中每一步都是要嚴格把關的，不能有絲毫的懈怠，這樣才能使其品質得到保證。 基于此，本文主要介紹電腦主板的SMT生產工藝流程和F/T(Function Test)功能測試步驟（F/T測試步驟以惠普H310機種為例）。讓大家了解一下完整的計算機主板是如何制成的，都要經過哪些工序以及如何檢測產品質量的。 本文首先簡單介紹了PCB板的發展歷史，分類，功能及發展趨勢，SMT及SMT產品制造系統，然后重點介紹了SMT生產工藝流程和F/T測試步驟。
上傳時間： 2013-11-02
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