<strike id="eqgoy"></strike>
了解各種D觸發(fā)器
上傳時間： 2013-10-29
上傳用戶：wwwe
PADS元件引腳定義
上傳時間： 2013-11-08
上傳用戶：bnfm
本資料是關(guān)于Nexys3板卡的培訓(xùn)資料。Nexys 開發(fā)板是基于最新技術(shù)Spartan-6 FPGA的數(shù)字系統(tǒng)開發(fā)平臺。它擁有48M字節(jié)的外部存儲器（包括2個非易失性的相變存儲器），以及豐富的I/O器件和接口，可以適用于各式各樣的數(shù)字系統(tǒng)。 板上自帶AdeptTM高速USB2接口可以為開發(fā)板提供電源，也可以燒錄程序到FPGA，用戶數(shù)據(jù)的傳輸速率可以達(dá)到38M字節(jié)/秒。 Nexys3開發(fā)板可以通過添加一些低成本的外設(shè)Pmods （可以多達(dá)30幾個）和Vmods （最新型外設(shè)）來實(shí)現(xiàn)額外的功能，例如A/D和D/A轉(zhuǎn)換器，線路板，電機(jī)驅(qū)動裝置，和實(shí)現(xiàn)裝置等等。另外，Nexys3完全兼容所有的賽靈思工具，包括免費(fèi)的WebPackTM，ChipscopeTM，EDKTM（嵌入式處理器設(shè)計(jì)套件），以及其他工具。 圖 Nexys3板卡介紹
上傳時間： 2013-10-24
上傳用戶：caiqinlin
Spartan-3AN 器件帶有可以用于儲存配置數(shù)據(jù)的片上Flash 存儲器。如果在您的設(shè)計(jì)中Flash 存儲器沒有與外部相連，那么Flash 存儲器無法從I/O 引腳讀取數(shù)據(jù)。由于Flash 存儲器在FPGA 內(nèi)部，因此配置過程中Spartan-3AN 器件比特流處于隱藏狀態(tài)。這一配置成了設(shè)計(jì)安全的起點(diǎn)，因?yàn)闊o法直接從Flash 存儲器拷貝設(shè)計(jì)。
上傳時間： 2013-10-31
上傳用戶：R50974
XAPP520將符合2.5V和3.3V I/O標(biāo)準(zhǔn)的7系列FPGA高性能I/O Bank進(jìn)行連接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems
上傳時間： 2013-11-06
上傳用戶：wentianyou
GMSK信號具有很好的頻譜和功率特性，特別適用于功率受限和信道存在非線性、衰落以及多普勒頻移的移動突發(fā)通信系統(tǒng)。根據(jù)GMSK調(diào)制的特點(diǎn)，提出 亍一種以FPGA和CMX589A為硬件裁體的GMSK調(diào)制器的設(shè)計(jì)方案，并給出了方案的具體實(shí)現(xiàn)，包括系統(tǒng)結(jié)構(gòu)、利用CMX589A實(shí)現(xiàn)的高斯濾波器、 FPGA實(shí)現(xiàn)的調(diào)制指數(shù)為O．5的FM調(diào)制器以及控制器。對系統(tǒng)功能和性能測試結(jié)果表明，指標(biāo)符合設(shè)計(jì)要求，工作穩(wěn)定可靠。 關(guān)鍵詞：GMSK；DDS；FM調(diào)制器；FPGAl 引 言 由于GMSK調(diào)制方式具有很好的功率頻譜特性，較優(yōu)的誤碼性能，能夠滿足移動通信環(huán)境下對鄰道干擾的嚴(yán)格要求，因此成為GSM、ETS HiperLANl以及GPRS等系統(tǒng)的標(biāo)準(zhǔn)調(diào)制方式。目前GMSK調(diào)制技術(shù)主要有兩種實(shí)現(xiàn)方法，一種是利用GMSK ASIC專用芯片來完成，典型的產(chǎn)品如FX589或CMX909配合MC2833或FX019來實(shí)現(xiàn)GMSK調(diào)制。這種實(shí)現(xiàn)方法的特點(diǎn)是實(shí)現(xiàn)簡單、基帶信 號速率可控，但調(diào)制載波頻率固定，沒有可擴(kuò)展性。另外一種方法是利用軟件無線電思想采用正交調(diào)制的方法在FPGA和DSP平臺上實(shí)現(xiàn)。其中又包括兩種實(shí)現(xiàn) 手段，一種是采用直接分解將單個脈沖的高斯濾波器響應(yīng)積分分成暫態(tài)部分和穩(wěn)態(tài)部分，通過累加相位信息來實(shí)現(xiàn)；另一種采用頻率軌跡合成，通過采樣把高斯濾波 器矩形脈沖響應(yīng)基本軌跡存入ROM作為查找表，然后通過FM調(diào)制實(shí)現(xiàn)。這種利用軟件無線電思想實(shí)現(xiàn)GMSK調(diào)制的方法具有調(diào)制參數(shù)可變的優(yōu)點(diǎn)，但由于軟件 設(shè)計(jì)中涉及到高斯低通濾波、相位積分和三角函數(shù)運(yùn)算，所以調(diào)制器參數(shù)更改困難、實(shí)現(xiàn)復(fù)雜。綜上所述，本文提出一種基于CMX589A和FPGA的GMSK 調(diào)制器設(shè)計(jì)方案。與傳統(tǒng)實(shí)現(xiàn)方法比較具有實(shí)現(xiàn)簡單、調(diào)制參數(shù)方便可控和軟件剪裁容易等特點(diǎn)，適合于CDPD、無中心站等多種通信系統(tǒng)，具有重要現(xiàn)實(shí)意義。
上傳時間： 2015-01-02
上傳用戶：zhang_yi
摘要: 串行傳輸技術(shù)具有更高的傳輸速率和更低的設(shè)計(jì)成本, 已成為業(yè)界首選, 被廣泛應(yīng)用于高速通信領(lǐng)域。提出了一種新的高速串行傳輸接口的設(shè)計(jì)方案, 改進(jìn)了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關(guān)鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議 為促使FPGA 芯片與串行傳輸技術(shù)更好地結(jié)合以滿足市場需求, Xilinx 公司適時推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復(fù)等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標(biāo)準(zhǔn)的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點(diǎn)到點(diǎn)串行數(shù)據(jù)傳輸, 同時其可擴(kuò)展的帶寬, 為系統(tǒng)設(shè)計(jì)人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導(dǎo)致系統(tǒng)資源的浪費(fèi)。本文提出的設(shè)計(jì)方案可以改進(jìn)Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應(yīng)用前景。
標(biāo)簽： Rocket 2.5 高速串行 收發(fā)器
上傳時間： 2013-10-13
上傳用戶：lml1234lml
通用陣列邏輯GAL實(shí)現(xiàn)基本門電路的設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康?1.了解GAL22V10的結(jié)構(gòu)及其應(yīng)用； 2.掌握GAL器件的設(shè)計(jì)原則和一般格式； 3.學(xué)會使用VHDL語言進(jìn)行可編程邏輯器件的邏輯設(shè)計(jì)； 4.掌握通用陣列邏輯GAL的編程、下載、驗(yàn)證功能的全部過程。 二、實(shí)驗(yàn)原理 1. 通用陣列邏輯GAL22V10 通用陣列邏輯GAL是由可編程的與陣列、固定（不可編程）的或陣列和輸出邏輯宏單元（OLMC）三部分構(gòu)成。GAL芯片必須借助GAL的開發(fā)軟件和硬件，對其編程寫入后，才能使GAL芯片具有預(yù)期的邏輯功能。GAL22V10有10個I/O口、12個輸入口、10個寄存器單元，最高頻率為超過100MHz。 ispGAL22V10器件就是把流行的GAL22V10與ISP技術(shù)結(jié)合起來，在功能和結(jié)構(gòu)上與GAL22V10完全相同，并沿用了GAL22V10器件的標(biāo)準(zhǔn)28腳PLCC封裝。ispGAl22V10的傳輸時延低于7.5ns，系統(tǒng)速度高達(dá)100MHz以上，因而非常適用于高速圖形處理和高速總線管理。由于它每個輸出單元平均能夠容納12個乘積項(xiàng)，最多的單元可達(dá)16個乘積項(xiàng)，因而更為適用大型狀態(tài)機(jī)、狀態(tài)控制及數(shù)據(jù)處理、通訊工程、測量儀器等領(lǐng)域。ispGAL22V10的功能框圖及引腳圖分別見圖1-1和1-2所示。 另外，采用ispGAL22V10來實(shí)現(xiàn)諸如地址譯碼器之類的基本邏輯功能是非常容易的。為實(shí)現(xiàn)在系統(tǒng)編程，每片ispGAL22V10需要有四個在系統(tǒng)編程引腳，它們是串行數(shù)據(jù)輸入(SDI)，方式選擇(MODE)、串行輸出(SDO)和串行時鐘(SCLK)。這四個ISP控制信號巧妙地利用28腳PLCC封裝GAL22V10的四個空腳，從而使得兩種器件的引腳相互兼容。在系統(tǒng)編程電源為+5V，無需外接編程高壓。每片ispGAL22V10可以保證一萬次在系統(tǒng)編程。 ispGAL22V10的內(nèi)部結(jié)構(gòu)圖如圖1-3所示。 2.編譯、下載源文件 用VHDL語言編寫的源程序，是不能直接對芯片編程下載的，必須經(jīng)過計(jì)算機(jī)軟件對其進(jìn)行編譯，綜合等最終形成PLD器件的熔斷絲文件(通常叫做JEDEC文件，簡稱為JED文件)。通過相應(yīng)的軟件及編程電纜再將JED數(shù)據(jù)文件寫入到GAL芯片，這樣GAL芯片就具有用戶所需要的邏輯功能。 3.工具軟件ispLEVER簡介 ispLEVER 是Lattice 公司新推出的一套EDA軟件。設(shè)計(jì)輸入可采用原理圖、硬件描述語言、混合輸入三種方式。能對所設(shè)計(jì)的數(shù)字電子系統(tǒng)進(jìn)行功能仿真和時序仿真。編譯器是此軟件的核心，能進(jìn)行邏輯優(yōu)化，將邏輯映射到器件中去，自動完成布局與布線并生成編程所需要的熔絲圖文件。軟件中的Constraints Editor工具允許經(jīng)由一個圖形用戶接口選擇I/O設(shè)置和引腳分配。軟件包含Synolicity公司的“Synplify”綜合工具和Lattice的ispVM器件編程工具，ispLEVER軟件提供給開發(fā)者一個簡單而有力的工具。
上傳時間： 2013-11-17
上傳用戶：看到了沒有
PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點(diǎn)2. Test Point : ATE 測試點(diǎn)供工廠ICT 測試治具使用ICT 測試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點(diǎn))，其原則如下：1. 一般測試點(diǎn)大小均為30-35mil，元件分布較密時，測試點(diǎn)最小可至30mil.測試點(diǎn)與元件PAD 的距離最小為40mil。2. 測試點(diǎn)與測試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點(diǎn)必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時間： 2013-11-17
上傳用戶：cjf0304
電路板布局………………………………………42.1 電源和地…………………………………………………………………….42.1.1 感抗……………………………………………………………………42.1.2 兩層板和四層板………………………………………………………42.1.3 單層板和二層板設(shè)計(jì)中的微處理器地……………………………….42.1.4 信號返回地……………………………………………………………52.1.5 模擬數(shù)字和高壓…………………………………………………….52.1.6 模擬電源引腳和模擬參考電壓……………………………………….52.1.7 四層板中電源平面因該怎么做和不應(yīng)該怎么做…………………….52.2 兩層板中的電源分配……………………………………………………….62.2.1 單點(diǎn)和多點(diǎn)分配……………………………………………………….62.2.2 星型分配………………………………………………………………62.2.3 格柵化地……………………………………………………………….72.2.4 旁路和鐵氧體磁珠……………………………………………………92.2.5 使噪聲靠近磁珠……………………………………………………..102.3 電路板分區(qū)………………………………112.4 信號線……………………………………………………………………...122.4.1 容性和感性串?dāng)_……………………………………………………...122.4.2 天線因素和長度規(guī)則………………………………………………...122.4.3 串聯(lián)終端傳輸線…………………………………………………..132.4.4 輸入阻抗匹配………………………………………………………...132.5 電纜和接插件……………………………………………………………...132.5.1 差模和共模噪聲……………………………………………………...142.5.2 串?dāng)_模型……………………………………………………………..142.5.3 返回線路數(shù)目……………………………………..142.5.4 對板外信號I/O的建議………………………………………………142.5.5 隔離噪聲和靜電放電ESD ……………………………………….142.6 其他布局問題……………………………………………………………...142.6.1 汽車和用戶應(yīng)用帶鍵盤和顯示器的前端面板印刷電路板………...152.6.2 易感性布局…………………………………………………………...15
上傳時間： 2013-10-19
上傳用戶：HGH77P99
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
<strike id="agqoo"></strike>
<center id="agqoo"></center>
<strike id="agqoo"></strike>