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快速算法基于FPGA的二值圖像連通域標(biāo)(biāo)記快速算法實(shí)現(xiàn)(xiàn)

基于FPGA的DDS IP核設(shè)計方案

以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達(dá)到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。

標(biāo)簽： FPGA DDS IP核設(shè)計方案

上傳時間： 2013-11-06

上傳用戶：songkun
用VerilogHDL實現(xiàn)基于FPGA的通用分頻器的設(shè)計

用VerilogHDL實現(xiàn)基于FPGA的通用分頻器的設(shè)計

標(biāo)簽： VerilogHDL FPGA 分頻器

上傳時間： 2013-10-28

上傳用戶：xiaoxiang
基于FPGA的小數(shù)分頻實現(xiàn)方法

基于FPGA的小數(shù)分頻實現(xiàn)方法

標(biāo)簽： FPGA 小數(shù)分頻實現(xiàn)方法

上傳時間： 2013-10-11

上傳用戶：jiangxiansheng
AES中SubBytes算法在FPGA的實現(xiàn)

介紹了AES中,SubBytes算法在FPGA的具體實現(xiàn).構(gòu)造SubBytes的S-Box轉(zhuǎn)換表可以直接查找ROM表來實現(xiàn).通過分析SubBytes算法得到一種可行性硬件邏輯電路,從而實現(xiàn)SubBytes變換的功能.

標(biāo)簽： SubBytes FPGA AES 算法

上傳時間： 2013-11-30

上傳用戶：hzy5825468
基于FPGA的光纖通信系統(tǒng)中幀同步頭檢測設(shè)計

　為實現(xiàn)設(shè)備中存在的低速數(shù)據(jù)光纖通信的同步復(fù)接/ 分接,提出一種基于FPGA 的幀同步頭信號提取檢測方案,其中幀頭由7 位巴克碼1110010 組成,在數(shù)據(jù)的接收端首先從復(fù)接數(shù)據(jù)中提取時鐘信號,進(jìn)而檢測幀同步信號,為數(shù)字分接提供起始信號,以實現(xiàn)數(shù)據(jù)的同步分接。實驗表明,此方案成功地在光纖通信系統(tǒng)的接收端檢測到幀同步信號,從而實現(xiàn)了數(shù)據(jù)的正確分接。

標(biāo)簽： FPGA 光纖通信系統(tǒng) 幀同步檢測

上傳時間： 2013-10-17

上傳用戶：q123321
基于FPGA 的低成本長距離高速傳輸系統(tǒng)的設(shè)計與實現(xiàn)

為解決目前高速信號處理中的數(shù)據(jù)傳輸速度瓶頸以及傳輸距離的問題，設(shè)計并實現(xiàn)了一種基于FPGA 的高速數(shù)據(jù)傳輸系統(tǒng)，本系統(tǒng)借助Altera Cyclone III FPGA 的LVDS I/O 通道產(chǎn)生LVDS 信號，穩(wěn)定地完成了數(shù)據(jù)的高速、遠(yuǎn)距離傳輸。系統(tǒng)所需的8B/10B 編解碼、數(shù)據(jù)時鐘恢復(fù)(CDR)、串/并行轉(zhuǎn)換電路、誤碼率計算模塊均在FPGA 內(nèi)利用VHDL 語言設(shè)計實現(xiàn)，大大降低了系統(tǒng)互聯(lián)的復(fù)雜度和成本，提高了系統(tǒng)集成度和穩(wěn)定性。

標(biāo)簽： FPGA 高速傳輸

上傳時間： 2013-10-30

上傳用戶：zhishenglu
基于FPGA的多通道HDLC通信系統(tǒng)設(shè)計與實現(xiàn)

為了滿足某測控平臺的設(shè)計要求，設(shè)計并實現(xiàn)了基于FPGA的六通道HDLC并行通信系統(tǒng)。該系統(tǒng)以FPGA為核心，包括FPGA、DSP、485轉(zhuǎn)換接口等部分。給出了系統(tǒng)的電路設(shè)計、關(guān)鍵模塊及軟件流程圖。測試結(jié)果表明，系統(tǒng)通訊速度為1 Mb/s，并且工作穩(wěn)定，目前該設(shè)計已經(jīng)成功應(yīng)用于某樣機(jī)中。

標(biāo)簽： FPGA HDLC 多通道通信

上傳時間： 2013-11-25

上傳用戶：王成林。
基于FPGA的新型高性能永磁同步電機(jī)驅(qū)動系統(tǒng)設(shè)計

為了研制高性能的全數(shù)字永磁同步電機(jī)驅(qū)動系統(tǒng)，本文提出了一種基于FPGA的單芯片驅(qū)動控制方案。它采用硬件模塊化的現(xiàn)代EDA設(shè)計方法，使用VHDL硬件描述語言，實現(xiàn)了永磁同步電機(jī)矢量控制系統(tǒng)的設(shè)計。方案包括矢量變換、空間矢量脈寬調(diào)制(SVPWM)、電流環(huán)、速度環(huán)以及串行通訊等五部分。經(jīng)過仿真和實驗表明，系統(tǒng)具有良好的穩(wěn)定性和動態(tài)性能，調(diào)節(jié)轉(zhuǎn)速的范圍可以達(dá)到0.5r/min~4200r/min，對干擾誤差信號具有較強(qiáng)的容錯性，能夠滿足高性能的運動控制領(lǐng)域?qū)τ来磐诫姍C(jī)驅(qū)動系統(tǒng)的要求。

標(biāo)簽： FPGA 性能永磁同步電機(jī)驅(qū)動

上傳時間： 2013-10-13

上傳用戶：fdmpy
基于FPGA的多路視頻合成系統(tǒng)的設(shè)計

　　摘要：研究一種基于FPGA的多路視頻合成系統(tǒng)。系統(tǒng)接收16路ITU656格式的視頻數(shù)據(jù)，按照畫面分割的要求對視頻數(shù)據(jù)流進(jìn)行有效抽取和幀合成處理，經(jīng)過視頻編碼芯片轉(zhuǎn)換成模擬信號輸出到顯示器，以全屏或多窗口模式顯示多路視頻畫面。系統(tǒng)利用FPGA的高速并行處理能力的優(yōu)勢，應(yīng)用靈活的的多路視頻信號的合成技術(shù)和數(shù)字圖像處理算法，實現(xiàn)實時處理多路視頻數(shù)據(jù)。

標(biāo)簽： FPGA 多路視頻合成

上傳時間： 2013-11-21

上傳用戶：pei5
基于FPGA的時鐘跟蹤環(huán)路的設(shè)計

提出了一種基于FPGA的時鐘跟蹤環(huán)路的設(shè)計方案,該方案簡化了時鐘跟蹤環(huán)路的結(jié)構(gòu),降低了時鐘調(diào)整電路的復(fù)雜度。實際電路測試結(jié)果表明,該方案能夠使接收機(jī)時鐘快速準(zhǔn)確地跟蹤發(fā)射機(jī)時鐘的變化,且時鐘抖動小、穩(wěn)準(zhǔn)度高、工作穩(wěn)定可靠。

標(biāo)簽： FPGA 時鐘跟蹤環(huán)路

上傳時間： 2015-01-02

上傳用戶：bhqrd30