Actel Corporation Libero 集成設(shè)計(jì)環(huán)境(IDE) 為 FPGA 設(shè)計(jì)。新版本提供 SmartDesign, 使用戶設(shè)計(jì)在一個更高的水平抽象。新工具隨員支持所有Actel 的FPGAs, 包括并且基于閃光的, 低功率ProASIC3 和5 微瓦特Actel 園屋頂?shù)男∥軫PGAs, 單片Actel 融合PSC (可編程序的系統(tǒng)芯片)
上傳時間： 2013-07-11
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·目 錄第一篇 良弓之子，必學(xué)為箕(框架) ~禮記.學(xué)記~第 1 章 認(rèn)識應(yīng)用框架, 141.1 何謂應(yīng)用框架1.2 框架的起源1.3 框架的分層1.4 框架的「無用之用」效果1.5 框架與OS 之關(guān)係：常見的迷思第 2 章 應(yīng)用框架魅力的泉源：反向溝通, 312.1 前言2.2 認(rèn)識反向溝通2.3 主
標(biāo)簽： Android 架構(gòu) 程式設(shè)計(jì)
上傳時間： 2013-05-23
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C++初學(xué)者比較好的一本參考書 本書是一本全面、易用的C++編程語言教程。作者用清晰、簡潔的風(fēng)格講解概念和技術(shù)，幫助讀者掌握控制結(jié)構(gòu)、函數(shù)、數(shù)組、指針和串、類和數(shù)據(jù)抽象、運(yùn)算符重載、文件處理以及數(shù)據(jù)結(jié)構(gòu)等關(guān)鍵內(nèi)容。每章中間的自測練習(xí)、章末的編程練習(xí)、豐富的實(shí)例、大量的代碼等，都為讀者提供了掌握C++編程概念所必需的實(shí)戰(zhàn)演練。
標(biāo)簽： Absolute
上傳時間： 2013-04-24
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在數(shù)字電路的設(shè)計(jì)中，時序設(shè)計(jì)是一個系統(tǒng)性能的主要標(biāo)志，在高層次設(shè)計(jì)方法中，對時序控制的抽象度也相應(yīng)提高，因此在設(shè)計(jì)中較難把握，但在理解RTL電路時序模型的基礎(chǔ)上，采用合理的設(shè)計(jì)方法在設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)是行之有效的，通過許多設(shè)計(jì)實(shí)例證明采用這種方式可以使電路的后仿真通過率大大提高，并且系統(tǒng)的工作頻率可以達(dá)到一個較高水平
標(biāo)簽： 數(shù)字電路
上傳時間： 2013-08-18
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EDA工程建模及其管理方法研究2 1 隨著微電子技術(shù)與計(jì)算機(jī)技術(shù)的日益成熟，電子設(shè)計(jì)自動化(EDA)技術(shù)在電子產(chǎn)品與集成電路 (IC)芯片特別是單片集成(SoC)芯片的設(shè)計(jì)應(yīng)用中顯得越來越重要。EDA技術(shù)采用“自上至下”的設(shè)計(jì)思想，允許設(shè)計(jì)人員能夠從系統(tǒng)功能級或電路功能級進(jìn)行產(chǎn)品或芯片的設(shè)計(jì)，有利于產(chǎn)品在系統(tǒng)功能上的綜合優(yōu)化，從而提高了電子設(shè)計(jì)項(xiàng)目的協(xié)作開發(fā)效率，降低新產(chǎn)品的研發(fā)成本。 近十年來，EDA電路設(shè)計(jì)技術(shù)和工程管理方面的發(fā)展主要呈現(xiàn)出兩個趨勢： (1) 電路的集成水平已經(jīng)進(jìn)入了深亞微米的階段，其復(fù)雜程度以每年58％的幅度迅速增加，芯片設(shè)計(jì)的抽象層次越來越高，而產(chǎn)品的研發(fā)時限卻不斷縮短。 (2) IC芯片的開發(fā)過程也日趨復(fù)雜。從前期的整體設(shè)計(jì)、功能分，到具體的邏輯綜合、仿真測試，直至后期的電路封裝、排版布線，都需要反復(fù)的驗(yàn)證和修改，單靠個人力量無法完成。IC芯片的開發(fā)已經(jīng)實(shí)行多人分組協(xié)作。由此可見，如何提高設(shè)計(jì)的抽象層次，在較短時間內(nèi)設(shè)計(jì)出較高性能的芯片，如何改進(jìn)EDA工程管理，保證芯片在多組協(xié)作設(shè)計(jì)下的兼容性和穩(wěn)定性，已經(jīng)成為當(dāng)前EDA工程中最受關(guān)注的問題。
上傳時間： 2013-11-10
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數(shù)學(xué)，一套的
標(biāo)簽： 抽象代數(shù)
上傳時間： 2013-11-14
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本講研究模擬電路的重要性模擬電路設(shè)計(jì)的難點(diǎn)研究AIC的重要性研究CMOS AIC的重要性電路設(shè)計(jì)一般概念抽象級別健壯性設(shè)計(jì)符號約定
上傳時間： 2013-11-21
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Altium Designer 旨在幫助設(shè)計(jì)人員設(shè)計(jì)新一代智能、可互連的電子產(chǎn)品。為了實(shí)現(xiàn)上述目標(biāo)，它統(tǒng)一了傳統(tǒng)設(shè)計(jì)領(lǐng)域中的設(shè)計(jì)工作，提高了設(shè)計(jì)人員工作的抽象水平，為所有電子產(chǎn)品的核心部分，即器件智能化的設(shè)計(jì)和部署，提供了完整的解決方案。
上傳時間： 2013-10-13
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PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點(diǎn)2. Test Point : ATE 測試點(diǎn)供工廠ICT 測試治具使用ICT 測試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點(diǎn))，其原則如下：1. 一般測試點(diǎn)大小均為30-35mil，元件分布較密時，測試點(diǎn)最小可至30mil.測試點(diǎn)與元件PAD 的距離最小為40mil。2. 測試點(diǎn)與測試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點(diǎn)必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時間： 2013-10-22
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計(jì)算機(jī)網(wǎng)絡(luò)是高校計(jì)算機(jī)專業(yè)和大部分理工類非計(jì)算機(jī)專業(yè)必修課，在教學(xué)過程中設(shè)計(jì)實(shí)驗(yàn)，讓學(xué)生動手驗(yàn)證抽象的計(jì)算機(jī)網(wǎng)絡(luò)原理，是提高教學(xué)質(zhì)量必不可少的環(huán)節(jié)，傳統(tǒng)的構(gòu)建計(jì)算機(jī)網(wǎng)絡(luò)實(shí)驗(yàn)室的方法成本高，師生受時空限制。文中設(shè)計(jì)并實(shí)現(xiàn)了NS-2環(huán)境下的以太網(wǎng)絡(luò)實(shí)驗(yàn)，給出了一般實(shí)驗(yàn)設(shè)計(jì)流程，克服了構(gòu)建真實(shí)物理環(huán)境實(shí)驗(yàn)的成本高、靈活性差等缺點(diǎn)，同時對流程稍作修改，便可設(shè)計(jì)更多的計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)實(shí)驗(yàn)，具有擴(kuò)展性強(qiáng)、靈活性高的特點(diǎn)。
標(biāo)簽： CSMA_CD NS 實(shí)驗(yàn)
上傳時間： 2013-12-21
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