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散熱問題

RFID模擬TAG跟READER之間通訊的程式用來模擬防碰撞機(jī)制DFS跟QTA兩種演算法為於研判RFID TAG-COLLISION問題的人應(yīng)該有些幫助

RFID模擬TAG跟READER之間通訊的程式用來模擬防碰撞機(jī)制DFS跟QTA兩種演算法為於研判RFID TAG-COLLISION問題的人應(yīng)該有些幫助

標(biāo)簽： RFID TAG-COLLISION READER DFS

上傳時(shí)間： 2013-12-31

上傳用戶：asdkin
在matlab7.0下沒問題

在matlab7.0下沒問題，有性趣的人可以拿回去參考參考。

標(biāo)簽： matlab 7.0

上傳時(shí)間： 2017-09-04

上傳用戶：lanwei
包含一些大眾化的數(shù)學(xué)題目

包含一些大眾化的數(shù)學(xué)題目，比如說buffon丟針問題、dijkstra的三色旗問題、找零錢問題、背包問題、無限位數(shù)的整數(shù)運(yùn)算、最短路徑問題...

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上傳時(shí)間： 2014-01-05

上傳用戶：athjac
ESD Protection in CMOS ICs

在互補(bǔ)式金氧半(CMOS)積體電路中，隨著量產(chǎn)製程的演進(jìn)，元件的尺寸已縮減到深次微米(deep-submicron)階段，以增進(jìn)積體電路(IC)的性能及運(yùn)算速度，以及降低每顆晶片的製造成本。但隨著元件尺寸的縮減，卻出現(xiàn)一些可靠度的問題。在次微米技術(shù)中，為了克服所謂熱載子(Hot-Carrier)問題而發(fā)展出 LDD(Lightly-Doped Drain) 製程與結(jié)構(gòu); 為了降低 CMOS 元件汲極(drain)與源極(source)的寄生電阻(sheet resistance) Rs 與 Rd，而發(fā)展出 Silicide 製程; 為了降低 CMOS 元件閘級(jí)的寄生電阻 Rg，而發(fā)展出 Polycide 製程 ; 在更進(jìn)步的製程中把 Silicide 與 Polycide 一起製造，而發(fā)展出所謂 Salicide 製程

標(biāo)簽： Protection CMOS ESD ICs in

上傳時(shí)間： 2020-06-05

上傳用戶：shancjb
面試27問

面試的27個(gè)經(jīng)典問題，找工作的可以看看，準(zhǔn)備充分才是重點(diǎn)

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上傳時(shí)間： 2013-06-06

上傳用戶：chfanjiang
pcb layout design(臺(tái)灣硬件工程師15年經(jīng)驗(yàn)

PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setup􀃆pads􀃆stacks

標(biāo)簽： layout design pcb 硬件工程師

上傳時(shí)間： 2013-10-22

上傳用戶：pei5
傳輸線與電路觀點(diǎn)詳解

•1-1 傳輸線方程式 •1-2 傳輸線問題的時(shí)域分析 •1-3 正弦狀的行進(jìn)波 •1-4 傳輸線問題的頻域分析 •1-5 駐波和駐波比 •1-6 Smith圖 •1-7 多段傳輸線問題的解法 •1-8 傳輸線的阻抗匹配

標(biāo)簽： 傳輸線電路

上傳時(shí)間： 2013-11-21

上傳用戶：laomv123
四相升壓型轉(zhuǎn)換器提供348W功率而無需采用散熱器

在汽車、工業(yè)和電信行業(yè)的設(shè)計(jì)師當(dāng)中，使用高功率升壓型轉(zhuǎn)換器的現(xiàn)像正變得越來越普遍。當(dāng)需要 300W 或更高的功率時(shí)，必須在功率器件中實(shí)現(xiàn)高效率 (低功率損耗)，以免除增設(shè)龐大散熱器和采用強(qiáng)迫通風(fēng)冷卻的需要

標(biāo)簽： 348W 升壓型轉(zhuǎn)換器功率散熱器

上傳時(shí)間： 2014-12-01

上傳用戶：lhc9102
可替代整合型MOSFET的獨(dú)立元件

在電源設(shè)計(jì)中，工程人員時(shí)常會(huì)面臨控制 IC 驅(qū)動(dòng)電流不足的問題，或者因?yàn)殚l極驅(qū)動(dòng)損耗導(dǎo)致控制 IC 功耗過大。為解決這些問題，工程人員通常會(huì)採(cǎi)用外部驅(qū)動(dòng)器。目前許多半導(dǎo)體廠商都有現(xiàn)成的 MOSFET 積體電路驅(qū)動(dòng)器解決方案，但因?yàn)槌杀究剂浚こ處熗鶗?huì)選擇比較低價(jià)的獨(dú)立元件。

標(biāo)簽： MOSFET 獨(dú)立元件

上傳時(shí)間： 2013-11-19

上傳用戶：阿譚電器工作室
pcb layout design(臺(tái)灣硬件工程師15年經(jīng)驗(yàn)

PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setup􀃆pads􀃆stacks

標(biāo)簽： layout design pcb 硬件工程師

上傳時(shí)間： 2013-11-17

上傳用戶：cjf0304