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標簽： 264
上傳時間： 2013-08-04
上傳用戶：czl10052678
隨著對高處理能力、網絡通信、實時多任務,超低功耗這些需求的增長,傳統8位處理器已經不能滿足新產品的要求了,高端嵌入式處理器已經得到了普遍的重視和應用.ARM是目前嵌入式領域應用最廣泛的RISC微處理器結構,該文研究了基于ARM處理器的嵌入式系統的開發,介紹了利用一款ARM微處理器和FPGA設計的四路E1中繼板卡的硬件結構和工作原理,并在這個硬件平臺上進行軟件開發的過程.該四路E1收發器能夠提供四條E1鏈路,把帶寬從2Mbps提高到8Mbps,能夠同時負載120個用戶的通信,解決了數字環路系統中卡槽數目限制的問題.目前,建立在G. 703基礎上的El接口在分組網、幀中繼網、GSM移動基站及軍事通信中得到廣泛的應用,傳送語音信號、數據、圖像等業務.文中首先分析了當前數字環路系統的發展現狀和趨勢,隨著網絡通信的用戶數目及信息量的猛增,拓寬數據傳輸的通道是一項研究熱點,這是開發四路E1收發器的一個目的.接著敘述了數字環路系統的結構和工作原理,即四路E1收發器的應用環境,著重介紹了四路E1板卡在整個系統中所扮演的角色和嵌入式處理器ARM的體系結構和特點,鑒于數據傳輸中對時鐘的要求比較嚴格,該文還介紹了FPGA技術,應用它主要是為系統提供各個精確的時鐘.然后,在分析了四路E1收發器的工作原理和比較了各類處理器特點的基礎上,提出了四路E1收發器的硬件設計,分別介紹了時鐘模塊、系統接口電路、存儲系統模塊、四通道E1合成器模塊、CPU模塊以及時隙交換模塊.接著,在研究分析了G.703和G.704等通信協議后,再根據系統要求提出了四路E1收發器的軟件設計.先介紹了實時操作系統RTXC,詳細闡述了ARM處理器啟動代碼程序的設計,然后給出了在此操作系統下軟件設計的整體結構,分四個任務分別闡述此軟件功能,其中詳細介紹了信令處理模塊、接口中斷處理模塊、系統運行監測模塊和RC消息LC消息處理模塊.最后介紹了軟件和硬件的調試方法以及設計過程中的調試開發過程,整個系統設計完成后,經過反復調試、測驗已達到了預期的效果,現正投入使用中.
上傳時間： 2013-04-24
上傳用戶：夢雨軒膂
雷達顯控終端作為對雷達數據的直觀表述，是各種雷達系統中的重要組成部分。該文對Direct3D 和雷達顯示器進行介紹，并在此基礎上，提出一種新的基于VC++和Direct3D 的雷達P 型顯示器仿真模型
上傳時間： 2013-06-19
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上傳時間： 2013-08-02
上傳用戶：himbly
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上傳時間： 2013-05-24
上傳用戶：杏簾在望
加密算法一直在信息安全領域起著極其重要的作用,它直接影響著國家的安全和發展.隨著計算機技術的飛速發展,原有的數據加密標準(DES)已不能滿足人們的保密要求.在未來的20年內,高級數據加密標準(AES)將替代DES成為新的數據加密標準.在不對原有應用系統作大的改動的情況下,3-DES算法有了很大的生存空間.該文介紹了DES和3-DES算法的概要,給出了一種電路實現模型,并基于XILINX公司的FPGA器件設計了IP核,介紹了I P核設計中主要模塊的設計方法.最后對該IP核進行了分析,給出它的性能參數.該課題系統地論述了基3-DES算法的密碼IP核設計全過程.文章首先闡述了該設計的課題背景,給出了使用VHDL方法設計密碼電路的特點和研究思路和特點,然后對IP核的設計環境和密碼算法進行了介紹.在此基礎上,詳細討論了3-DES算法的密碼芯片設計方法和各個電路模塊實現的結構圖,包括算法電路、譯碼電路、接口電路和控制模塊電路等.通過對各個模塊設計的介紹,闡明了使用VHDL語言設計專用集成電路的原理和特點.
上傳時間： 2013-04-24
上傳用戶：萌萌噠小森森
近年來,隨著微電子技術的高速發展,數字圖像壓縮編碼技術的逐漸成熟,實時圖象處理在多媒體、HDTV、圖像通信等領域有著越來越廣泛的應用,圖像壓縮/解壓的IC芯片也已成為多媒體技術的核心,實現這些算法芯片的研究成為信息產業的新熱點.該文基于FPGA設計了JPEG圖像壓縮編解碼芯片,通過改進算法優化結構,在合理地利用硬件資源的條件下,有效地挖掘出算法內在的并行性.在JPEG編碼器設計中,改進了JEONG的DCT變換算法,采用流水線優化算法解決時間并行性問題,提高了DCT/IDCT模塊的運算速度;設計了基于查找表結構的定點乘法器,便于在設計中共享乘法單元,以適應流水線設計的要求;依據Huffman編碼表的規律性,采用并行查找表結構,用較少的存儲單元完成Huffman編解碼的運算,同時也提高了編解碼速度.在JPEG解碼器設計中,根據Huffman碼字本身的特點和JPEG標準,設計了一種Huffman碼字分組結構,基于該結構提出分組Huffman查找表及地址編碼的設計方法,進而完成了新的快速Huffman解碼算法及其模塊設計.整個設計及其各個模塊都在ALTERA公司的EDA工具QUARTUSII平臺上進行了邏輯綜合及功能和時序仿真.綜合和仿真結果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達到了較高的工作頻率,在速度和資源利用率方面均達到了較優的狀態,可滿足實時JPEG圖像編解碼的要求.在邏輯設計的基礎上,該設計可以進一步作硬件仿真和實驗,將源代碼燒錄進FPGA芯片,作為獨立器件或有自主知識產權的JPEG IP模塊,應用于可視電話、手機和會議電視等低成本JPEG編解碼系統的實現.
上傳時間： 2013-05-31
上傳用戶：yuying4000
該文探討了以FPGA(Field Programmable Gates Array)為平臺,使用HDL(Hardware Description Language)語言設計并實現符合JPEG靜態圖象壓縮算法基本模式標準的圖象壓縮芯片.在簡要介紹JPEG基本模式標準和FPGA設計流程的基礎上,針對JPEG基本模式硬件編碼器傳統結構的缺點,提出了一種新的改進結構.JPEG基本模式硬件編碼器改進結構的設計思想、設計結構和Verilog設計實現在其后章節中進行了詳細闡述,并分別給出了改進結構中各個模塊的單獨測試結果.在該文的測試部分,闡述利用實際圖像作為輸入,從FPGA的輸出得到了正確的壓縮圖像,計算了相應的圖像壓縮速度和圖象質量指標,并與軟件壓縮的速度和結果做了對比,提出了未來的改進建議.
上傳時間： 2013-04-24
上傳用戶：Andy123456
隨著電信數據傳輸對速率和帶寬的要求變得越來越迫切,原有建成的網絡是基于話音傳輸業務的網絡,已不能適應當前的需求.而建設新的寬帶網絡需要相當大的投資且建設工期長,無法滿足特定客戶對高速數據傳輸的近期需求.反向復用技術是把一個單一的高速數據流在發送端拆散并放在兩個或者多個低速數據鏈路上進行傳輸,在接收端再還原為高速數據流.該文提出一種基于FPGA的多路E1反向復用傳輸芯片的設計方案,使用四個E1構成高速數據的透明傳輸通道,支持E1線路間最大相對延遲64ms,通過鏈路容量調整機制,可以動態添加或刪除某條E1鏈路,實現靈活、高效的利用現有網絡實現視頻、數據等高速數據的傳輸,能夠節省帶寬資源,降低成本,滿足客戶的需求.系統分為發送和接收兩部分.發送電路實現四路E1的成幀操作,數據拆分采用線路循環與幀間插相結合的方法,A路插滿一幀(30時隙)后,轉入B路E1間插數據,依此類推,循環間插所有的數據.接收電路進行HDB3解碼,幀同步定位(子幀同步和復幀同步),線路延遲判斷,FIFO和SDRAM實現多路數據的對齊,最后按照約定的高速數據流的幀格式輸出數據.整個數字電路采用Verilog硬件描述語言設計,通過前仿真和后仿真的驗證.以30萬門的FPGA器件作為硬件實現,經過綜合和布線,特別是寫約束和增量布線手動調整電路的布局,降低關鍵路徑延時,最終滿足設計要求.
上傳時間： 2013-07-16
上傳用戶：asdkin
該文就多媒體信息的主體之一-圖像信號的壓縮和解壓進行了分析,并結合實際課題所設計的數字圖像監控系統對其中的圖像解碼過程進行了軟硬件的實現.首先我們在ANALOG DEVICE公司的ADSP-2189上進行了解碼系統的驗證,就解碼輸出的質量進行了主觀評價.通過軟件仿真,我們還進一步得到了解碼過程中,哪些指令占用較多的指令執行時間,哪些指令會成為硬件實現時的瓶頸.它為我們的FPGA優化設計提供了理論上的依據.綜合考慮設計方案的復雜程度、系統規模、系統時延、器件成本等各項因素,通過對各種FPGA器件性能與開發工具的選擇比較,決定選用Altera公司的FLEX10K器件來做最終的硬件實現.它不僅為圖像解碼系統的ASIC實現做了一定的理論分析和技術準備,也為FPGA技術在數字信號處理領域的應用開辟了新的研究方向.在硬件設計過程中,根據FPGA技術的優點,采用"自上而下"和"自下而上"相結合的設計方法,將整個系統進行功能模塊分割并分別實現.所有處理模塊均采用VERILIG語言編寫,對其中的主要模塊都進行了優化設計.通過這些優化不僅提高了解壓性能,還減少了處理時間和所占用的硬件空間.最后通過仿真表明了所實現的圖像解碼系統具有良好的性能,具有一定的使用價值.
上傳時間： 2013-06-26
上傳用戶：再見大盤雞
