11.1 8位A/D轉(zhuǎn)換器ADC0809的應(yīng)用 11.2 12位A/D轉(zhuǎn)換器AD574A的應(yīng)用 11.3 串行A/D轉(zhuǎn)換器MAX1247的應(yīng)用 11.4 8位D/A轉(zhuǎn)換器DAC0832的應(yīng)用
標(biāo)簽： AD轉(zhuǎn)換 DA轉(zhuǎn)換
上傳時間： 2013-07-26
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隨著GPS(Global Positioning System)技術(shù)的不斷發(fā)展和成熟，其全球性、全天候、低成本等特點使得GPS接收機的用戶數(shù)量大幅度增加，應(yīng)用領(lǐng)域越來越廣。但由于定位過程中各種誤差源的存在，單機定位精度受到影響。目前常從兩個方面考慮減小誤差提高精度：①用高精度相位天線、差分技術(shù)等通過提高硬件成本獲取高精度；②針對誤差源用濾波算法從軟件方面實現(xiàn)精度提高。兩種方法中，后者相對于前者在滿足精度要求的前提下節(jié)約成本，而且便于系統(tǒng)融合，是應(yīng)用于GPS定位的系統(tǒng)中更有前景的方法。但由于在系統(tǒng)中實現(xiàn)定位濾波算法需要時間，傳統(tǒng)CPU往往不能滿足實時性的要求，而FPGA以其快速并行計算越來越受到青睞。 本文在FPGA平臺上，根據(jù)“先時序后電路”的設(shè)計思想，由同步?jīng)]計方法以及自頂向下和自下而上的混合設(shè)計方法實現(xiàn)系統(tǒng)的總體設(shè)計。從GPS-OEM板輸出的定位信息的接收到定位結(jié)果的坐標(biāo)變換，最終到kalman濾波遞推計算減小定位誤差，實現(xiàn)實時、快速、高精度的GPS定位信息采集處理系統(tǒng)，為GPS定位數(shù)據(jù)的處理方法做了新的嘗試，為基于FPGA的GPS嵌入式系統(tǒng)的開發(fā)奠定了基礎(chǔ)。具體工作如下： 基于FPGA設(shè)計了GPS定位數(shù)據(jù)的正確接收和顯示，以及經(jīng)緯度到平面坐標(biāo)的投影變換。根掘GPS輸出信息標(biāo)準(zhǔn)和格式，通過串口接收模塊實現(xiàn)串口數(shù)掘的接收和經(jīng)緯度信息提取，并通過LCD實時顯示。在提取信息的同時將數(shù)據(jù)格式由ASCⅡ碼轉(zhuǎn)變?yōu)槭M制整數(shù)型，實現(xiàn)利用移位和加法運算達到代替乘法運算的效果，從而減少資源的利用率。在坐標(biāo)轉(zhuǎn)換過程中，利用查找表的方法查找轉(zhuǎn)化時需要的各個參數(shù)值，并將該參數(shù)先轉(zhuǎn)為雙精度浮點小數(shù)，再進行坐標(biāo)轉(zhuǎn)換。根據(jù)高斯轉(zhuǎn)化公式的規(guī)律將公式簡化成只涉及加法和乘法運算，以此簡化公式運算量，達到節(jié)省資源的目的。 卡爾曼濾波器的實現(xiàn)。首先分析了影響定位精度的各種誤差因素，將各種誤差因素視為一階馬爾科夫過程的總誤差，建立了系統(tǒng)狀態(tài)方程、觀測方程和濾波方程，并基于分散濾波的思想進行卡爾曼濾波設(shè)計，并通過Matlab進行仿真。結(jié)果表明，本文設(shè)計的卡爾曼濾波器收斂性好，定位精度高、估計誤差小。在仿真基礎(chǔ)上，實現(xiàn)基于FPGA的卡爾曼濾波計算。在滿足實時性的基礎(chǔ)上，通過IP核、模塊的分時復(fù)用和樹狀結(jié)構(gòu)節(jié)省資源，實現(xiàn)數(shù)據(jù)卡爾曼濾波，達到提高數(shù)據(jù)精度的效果。 設(shè)計中以Xilinx公司的Virtex-5系列的XC5VLX110-FF676為硬件平臺，采用Verilog HDL硬件描述語言實現(xiàn)，利用Xilinx公司的ISE10.1工具布局布線，一共使用44438個邏輯資源，時鐘頻率達到100MHZ以上，滿足實時性信號處理要求，在保證精度的前提下達到資源最優(yōu)。Modelsim仿真驗證了該設(shè)計的正確性。
標(biāo)簽： FPGA GPS 定位 信息處理
上傳時間： 2013-04-24
上傳用戶：二驅(qū)蚊器
DS2438智能電池監(jiān)視器為電池組提供了若干很有價值的功能：可用于標(biāo)識電池組的唯一序列號；直接數(shù)字化的溫度傳感器省掉了電池組內(nèi)的熱敏電阻；可測量電池電壓和電流的A/D轉(zhuǎn)換器；集成電流累積器用于記錄進入和流出電池的電流總量；一個經(jīng)歷時間紀(jì)錄器；以及40字節(jié)的非易失EEPROM存儲器，可用于存儲重要的電池參數(shù)例如化學(xué)類型、電池容量、充電方式和組裝日期等。
標(biāo)簽： 2438 DS 智能電池 監(jiān)視
上傳時間： 2013-08-03
上傳用戶：wangrijun
可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉(zhuǎn)換，對外圍芯片的驅(qū)動，完成對芯片的測試功能以及對芯片電路保護等。 本文采用了自頂向下和自下向上的設(shè)計方法，依據(jù)可配置端口電路能實現(xiàn)的功能和工作原理，運用Cadence的設(shè)計軟件，結(jié)合華潤上華0.5μm的工藝庫，設(shè)計了一款性能、時序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內(nèi)容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設(shè)計的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時序仿真，且建立時間小于5ns和保持時間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計的要求。 2.基于TAP Controller的工作原理及它對16種狀態(tài)機轉(zhuǎn)換的控制，對16種狀態(tài)機的轉(zhuǎn)換完成了行為級描述和實現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發(fā)器級聯(lián)的構(gòu)架這一特點，設(shè)計了一款邊界掃描電路，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。達到對芯片電路測試設(shè)計的要求。 4.對于端口電路來講，有時需要將從CLB中的輸出數(shù)據(jù)實現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實現(xiàn)以上的功能，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。滿足設(shè)計要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點電壓，將端口電路設(shè)計成3.3V和5V兼容的電路，通過仿真性能上已完全達到這一要求。此外，在輸入端口處加上擴散電阻R和電容C組成噪聲濾波電路，這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動大負(fù)載的功能。通過對管子尺寸的大小設(shè)置和驅(qū)動大小的仿真表明：在實現(xiàn)TTL高電平輸出時，最大的驅(qū)動電流達到170mA，而對應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動電流為140mA[8]；同樣，在實現(xiàn)CMOS高電平最大驅(qū)動電流達到200mA,而xilinx4006e的CMOS驅(qū)動電流達到170[8]mA。 7.與xilinx4006e端口電路相比，在延時和面積以及功耗略大的情況下，本論文研究設(shè)計的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動能力更加強大。
標(biāo)簽： FPGA 可配置 端口 電路
上傳時間： 2013-06-03
上傳用戶：aa54
高性能ADC產(chǎn)品的出現(xiàn)，給混合信號測試領(lǐng)域帶來前所未有的挑戰(zhàn)。并行ADC測試方案實現(xiàn)了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。本文實現(xiàn)了基于FPGA的ADC并行測試方法。在閱讀相關(guān)文獻的基礎(chǔ)上，總結(jié)了常用ADC參數(shù)測試方法和測試流程。使用FPGA實現(xiàn)時域參數(shù)評估算法和頻域參數(shù)評估算法，并對2個ADC在不同樣本數(shù)條件下進行并行測試。 本研究通過在FPGA內(nèi)部實現(xiàn)ADC測試時域算法和頻域算法相結(jié)合的方法來搭建測試系統(tǒng)，完成了音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測試時域算法和頻域算法的FPGA實現(xiàn)。整個測試系統(tǒng)使用Angilent33220A任意信號發(fā)生器提供模擬激勵信號，共用一個FPGA內(nèi)部實現(xiàn)的采樣時鐘控制模塊。并行測試系統(tǒng)將WM8731.L片內(nèi)的兩個獨立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對其進行串并轉(zhuǎn)換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現(xiàn)了ADC參數(shù)的評估算法。在樣本數(shù)分別為128和4096的實驗條件下，對WM8731L片內(nèi)2個被測.ADC并行地進行參數(shù)評估，被測參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數(shù)。實驗結(jié)果表明，通過在FPGA內(nèi)配置2個獨立的參數(shù)計算模塊，可并行地實現(xiàn)對2個相同ADC的參數(shù)評估，減小單個ADC的平均測試時間。FPGA片內(nèi)實時評估算法的實現(xiàn)節(jié)省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復(fù)制，就可實現(xiàn)多個被測ADC在同一時刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實現(xiàn)，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統(tǒng)。
標(biāo)簽： FPGA ADC 并行測試 方法研究
上傳時間： 2013-06-07
上傳用戶：gps6888
這是一款相當(dāng)不錯的VHDL和Verilog轉(zhuǎn)換軟件，希望對大家有所幫助。
標(biāo)簽： Verilog VHDL 轉(zhuǎn)換軟件
上傳時間： 2013-05-28
上傳用戶：www240697738
這是一款相當(dāng)不錯的VHDL和Verilog轉(zhuǎn)換軟件。希望對大家有所幫助。
上傳時間： 2013-06-10
上傳用戶：aig85
·離散時間信號處理（第二版） 奧本海姆等著 劉樹棠等譯本書是作者繼《數(shù)字信號處理》（該書中譯本于1980年由科學(xué)出版社出版）一書后又一本集中論述離散時間信號處理的新專著．作者在該書的基礎(chǔ)上，大幅度增加了對信號處理許多專題的論述，同時刪除和壓縮了不少內(nèi)容．本書基本概念清楚，層次安排合理，條理清晰，系統(tǒng)性強，即使是對本書內(nèi)容基本熟悉的讀者，讀后也會在建立信號處理整體概念和分析的基本方法及技巧方面有所收獲
標(biāo)簽： 離散時間 信號處理
上傳時間： 2013-05-16
上傳用戶：66666
·詳細(xì)說明：本程序?qū)⒅付ǖ?6K采樣的語音數(shù)據(jù)文件轉(zhuǎn)換為經(jīng)G.723編解碼后的8K語音數(shù)據(jù)。降采樣前先使用180階的FIR濾波器對語音數(shù)據(jù)進行頻率壓縮，然后進行抽取，并對抽取的數(shù)據(jù)進行G.723編解碼。該程序在非特定語音識別的庫文件處理中使用，也可擴展至其他用途。文件列表: 16kto8k .......\16kto8k.dsp .......\16kto8
標(biāo)簽： 16K 723 語音 采樣
上傳用戶：qw12
·從應(yīng)用角度介紹了具有11 個輸入端的12 位A/ D 轉(zhuǎn)換器TLC2543 的結(jié)構(gòu)與編程要點,探討了TLC2543 與51 系列單片機的接口方法,用軟件合成SPI 操作,給出了接口電路與A/ D 采集程序設(shè)計實例,并對實際應(yīng)用時應(yīng)注意的問題進行了探討。
標(biāo)簽： 2543 TLC 轉(zhuǎn)換器 51系列
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