該論文介紹二次雷達(dá)的基本概念、發(fā)展歷史、工作流程和運(yùn)作機(jī)理以及單脈沖二次雷達(dá)的系統(tǒng)原理,并且對傳統(tǒng)的單脈沖二次雷達(dá)應(yīng)答信號處理器的硬件結(jié)構(gòu)進(jìn)行改進(jìn),提出一種全新的應(yīng)答處理器硬件結(jié)構(gòu),即FPGA+DSP的混合結(jié)構(gòu).這種硬件結(jié)構(gòu)的特點(diǎn)是結(jié)構(gòu)靈活,有較強(qiáng)的通用性.該論文圍繞FPGA+DSP這種數(shù)字信號處理的硬件結(jié)構(gòu),闡述了它在單脈沖二次雷達(dá)應(yīng)答數(shù)字信號處理器中的應(yīng)用,使用VHDL語言設(shè)計(jì)FPGA程序,并且給出主要模塊的仿真結(jié)果.FPGA主要完成距離計(jì)數(shù)、方位計(jì)數(shù)、脈沖分解、產(chǎn)生應(yīng)答數(shù)據(jù)送給DSP、與PC104交換報(bào)表等功能.長時(shí)間的成功試驗(yàn)表明,基于FPGA和DSP技術(shù)的二次雷達(dá)應(yīng)答信號處理器在3毫秒內(nèi)可以同時(shí)處理四個(gè)重疊應(yīng)答,計(jì)算所接收的每一個(gè)脈沖的到達(dá)方向,得到真實(shí)脈沖并且給出脈沖置信度.系統(tǒng)達(dá)到了預(yù)期的目的.該課題的另外一個(gè)重要意義是對傳統(tǒng)的二次監(jiān)視雷達(dá)應(yīng)答信號處理器進(jìn)行了改進(jìn),使單脈沖二次雷達(dá)系統(tǒng)的應(yīng)答處理能力在可靠性、穩(wěn)定性和系統(tǒng)精度三個(gè)方面有質(zhì)的飛躍.
標(biāo)簽： FPGA DSP 二次雷達(dá) 處理器
上傳時(shí)間： 2013-04-24
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本論文利用FPGA可編程邏輯器件和硬件描述語言Verilog，采用自頂向下的設(shè)計(jì)方法，開發(fā)了一款基于PCI總線的高速數(shù)據(jù)采集卡。本數(shù)據(jù)采集系統(tǒng)中，采用PLX公司生產(chǎn)的PLX9080作為PCI總線接口芯片。用4片每片容量為8MB的SDRAM作為數(shù)據(jù)采集的前端和PCI總線的數(shù)據(jù)緩沖。用ALTERA公司生產(chǎn)的Cyclone系列FPGA實(shí)現(xiàn)PCI接口芯片PLX9080的時(shí)序邏輯、對數(shù)據(jù)采集通道的前端控制以及對SDRAM的讀寫控制。 在本論文將重點(diǎn)放在了用硬件描述語言Verilog進(jìn)行FPGA硬件邏輯編程上。本論文按照自頂向下的設(shè)計(jì)方法，詳細(xì)論述了PCI接口轉(zhuǎn)化電路模塊、SDRAM存儲片子讀寫控制電路模塊、FPGA內(nèi)部寄存器讀寫控制電路模塊以及用于RF端的自動(dòng)增益控制電路AGC模塊的設(shè)計(jì)。
上傳時(shí)間： 2013-04-24
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讓你徹底明白0歐姆電阻和磁珠及電感的區(qū)別和應(yīng)用
上傳時(shí)間： 2013-04-24
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ASIC對產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運(yùn)算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計(jì)的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實(shí)現(xiàn)方法.論文認(rèn)為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對性更強(qiáng)、設(shè)計(jì)更易實(shí)現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯(cuò)碼進(jìn)化電路是一類ASR-FPGA電路的具體方法,具有一定的實(shí)用價(jià)值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計(jì)——求取實(shí)驗(yàn)用BCH碼的生成多項(xiàng)式和校驗(yàn)多項(xiàng)式及其相應(yīng)的矩陣并構(gòu)造實(shí)驗(yàn)用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計(jì)基礎(chǔ);(3)構(gòu)造實(shí)現(xiàn)可重構(gòu)BCH糾錯(cuò)碼電路的方法——建立可重構(gòu)糾錯(cuò)碼硬件電路算法并進(jìn)行實(shí)驗(yàn)驗(yàn)證;(4)在可重構(gòu)糾錯(cuò)碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗(yàn)證和實(shí)現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實(shí)現(xiàn)作為一類ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點(diǎn),選擇一種可編程樹的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過對循環(huán)BCH糾錯(cuò)碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿足糾錯(cuò)碼電路需要的糾錯(cuò)碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過對T的控制端的不同配置來實(shí)現(xiàn)糾錯(cuò)碼的各個(gè)功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯(cuò)碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語言,通過轉(zhuǎn)換為相應(yīng)的VHDL語言描述以實(shí)現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯(cuò)碼電路的EHW的各個(gè)控制功能塊.在實(shí)驗(yàn)方面,利用Xilinx FPGA開發(fā)系統(tǒng)中的VHDL語言和電路圖相結(jié)合的設(shè)計(jì)方法建立了循環(huán)糾錯(cuò)碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯(cuò)BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實(shí)現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯(cuò)碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計(jì)的基本問題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計(jì)方法對實(shí)際的進(jìn)化硬件設(shè)計(jì)具有一定的實(shí)際指導(dǎo)意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計(jì)也可提供一種借鑒.
標(biāo)簽： FPGA 可重構(gòu) 通訊 糾錯(cuò)
上傳時(shí)間： 2013-07-01
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近年來LED顯示技術(shù)發(fā)展迅速,LED全彩顯示屏得到了廣泛的應(yīng)用.LED顯示技術(shù)涵蓋了微機(jī)控制、視頻、光學(xué)、機(jī)械和數(shù)字圖像處理等多種技術(shù).針對現(xiàn)有LED顯示系統(tǒng)數(shù)據(jù)傳輸和顯示存在的缺陷和開發(fā)難度,本文提出并實(shí)現(xiàn)了一種新型的LED顯示系統(tǒng)方案.該方案把ARM處理器應(yīng)用到LED顯示屏中,采用FPGA技術(shù)開發(fā)了LED顯示屏系統(tǒng).本文主要討論了利用網(wǎng)絡(luò)傳輸LED顯示數(shù)據(jù)的實(shí)現(xiàn)方法,包括嵌入式系統(tǒng)的設(shè)計(jì)以及TCP/IP協(xié)議的實(shí)現(xiàn)等分析和設(shè)計(jì)工作.全文分為七章,首先提出現(xiàn)有LED顯示系統(tǒng)數(shù)據(jù)傳輸和顯示存在的缺陷和開發(fā)難度,然后提出新的LED顯示系統(tǒng)方案,并論證該方案的可行性.接著闡述了作者采用的嵌入式系統(tǒng)的設(shè)計(jì)方法和過程.第三章和第四章是嵌入式系統(tǒng)的設(shè)計(jì)和TCP/IP協(xié)議的實(shí)現(xiàn),其中包括硬件和軟件的設(shè)計(jì)以及嵌入式操作系統(tǒng)μ C/OS-Ⅱ的移植.詳細(xì)地分析了基于LPC2214芯片的操作系統(tǒng)移植步驟和過程.本文使用的是1wIP網(wǎng)關(guān)協(xié)議,把其應(yīng)用于μ C/OS-Ⅱ,實(shí)現(xiàn)了LED顯示屏的網(wǎng)絡(luò)通信,還分析了RTL8019芯片的工作過程,編寫了有關(guān)驅(qū)動(dòng)代碼.在第五章和第六章中闡述了LED顯示屏顯示原理和利用FPGA實(shí)現(xiàn)LED顯示的驅(qū)動(dòng)開發(fā)過程,利用占空比法實(shí)現(xiàn)LED顯示屏的灰度顯示,使用VHDL語言描述LED顯示屏的灰度實(shí)現(xiàn)邏輯.最后根據(jù)本文的方案實(shí)現(xiàn)了LED顯示屏的彩色顯示,通過分析比較,該方案可行并且達(dá)到了預(yù)定的要求.
標(biāo)簽： FPGA LED 嵌入式系統(tǒng) 中的應(yīng)用
上傳時(shí)間： 2013-04-24
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隨著現(xiàn)代控制理論在機(jī)電技術(shù)領(lǐng)域的不斷發(fā)展，多電動(dòng)機(jī)協(xié)調(diào)控制技術(shù)在機(jī)電控制系統(tǒng)中得到廣泛的應(yīng)用，給嵌入式系統(tǒng)的數(shù)控應(yīng)用提供了巨大機(jī)遇。傳統(tǒng)的伺服運(yùn)動(dòng)控制很難在處理大數(shù)據(jù)量、復(fù)雜算法時(shí)保證系統(tǒng)的靈活性和實(shí)時(shí)性。嵌入式系統(tǒng)是近年來發(fā)展起來的以應(yīng)用為中心并且軟硬件可裁剪的實(shí)時(shí)系統(tǒng)，它的特點(diǎn)是高度自動(dòng)化，響應(yīng)速度快等，非常適合于要求實(shí)時(shí)的和多任務(wù)的場合。 本文以嵌入式數(shù)控系統(tǒng)為項(xiàng)目背景，研究設(shè)計(jì)了一種基于ARM和FPGA的嵌入式數(shù)控系統(tǒng)的方案。設(shè)計(jì)中，通過QuartusⅡ、ModelSim和Protel 99等電子設(shè)計(jì)自動(dòng)化開發(fā)工具完成了一個(gè)高性能嵌入式軟硬件系統(tǒng)的設(shè)計(jì)及仿真驗(yàn)證；采用了實(shí)用小巧的嵌入式實(shí)時(shí)操作系統(tǒng)μC／OS-Ⅱ，為應(yīng)用系統(tǒng)的實(shí)時(shí)性提供了保證。該嵌入式數(shù)控系統(tǒng)滿足了用戶對應(yīng)用系統(tǒng)實(shí)時(shí)性和快速處理的要求，具有較廣泛的應(yīng)用前景。 通過本課題實(shí)踐表明，基于ARM和FPGA構(gòu)建嵌入式數(shù)控系統(tǒng)的應(yīng)用方案完全可行、合理，同傳統(tǒng)的人機(jī)交互系統(tǒng)設(shè)計(jì)相比，能大量地減輕研發(fā)任務(wù)，提高研發(fā)速度，能夠在短時(shí)間內(nèi)得到控制性能優(yōu)秀的數(shù)控系統(tǒng)。而μC／OS-Ⅱ?qū)崟r(shí)操作系統(tǒng)的加入，使得系統(tǒng)很好地進(jìn)行多任務(wù)處理，并保證了系統(tǒng)的實(shí)時(shí)性。
標(biāo)簽： FPGA ARM 嵌入式 數(shù)控
上傳時(shí)間： 2013-07-22
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近年來，基于DSP和FPGA的運(yùn)動(dòng)控制系統(tǒng)己成為新一代運(yùn)動(dòng)控制系統(tǒng)的主流。基于DSP和FPGA的運(yùn)動(dòng)控制系統(tǒng)不僅具有信息處理能力強(qiáng)，而且具有開放性、實(shí)時(shí)性、可靠性的特點(diǎn)，因此在機(jī)器人運(yùn)動(dòng)控制領(lǐng)域具有重要的應(yīng)用價(jià)值。 論文從步行康復(fù)訓(xùn)練器的設(shè)計(jì)與制作出發(fā)，主要進(jìn)行機(jī)器人的運(yùn)動(dòng)控制系統(tǒng)設(shè)計(jì)和研究。文章首先提出了多種運(yùn)動(dòng)控制系統(tǒng)的實(shí)現(xiàn)方案。根據(jù)它們的優(yōu)缺點(diǎn)，選定以DSP和FPGA為核心進(jìn)行運(yùn)動(dòng)控制系統(tǒng)平臺的設(shè)計(jì)。 論文詳細(xì)研究了以DSP和FPGA為核心實(shí)現(xiàn)運(yùn)動(dòng)控制系統(tǒng)的軟、硬件設(shè)計(jì)，利用DSP實(shí)現(xiàn)運(yùn)動(dòng)控制系統(tǒng)總體結(jié)構(gòu)與相關(guān)功能模塊，利用FPGA實(shí)現(xiàn)運(yùn)動(dòng)控制系統(tǒng)地址譯碼電路、脈沖分配電路以及光電編碼器信號處理電路，并對以上電路系統(tǒng)進(jìn)行了功能仿真和時(shí)序仿真。 結(jié)果表明，基于DSP和FPGA為核心的運(yùn)動(dòng)控制系統(tǒng)不僅實(shí)現(xiàn)了設(shè)計(jì)功能要求，同時(shí)提高了機(jī)器人運(yùn)動(dòng)控制系統(tǒng)的開放性、實(shí)時(shí)性和可靠性，并大大減小了系統(tǒng)的體積與功耗。
標(biāo)簽： FPGA DSP 機(jī)器人 運(yùn)動(dòng)控制系統(tǒng)
上傳時(shí)間： 2013-06-22
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隨著微電子技術(shù)和電力電子技術(shù)的飛速發(fā)展，運(yùn)動(dòng)控制系統(tǒng)正朝著通用化、智能化、微型化的方向發(fā)展。目前，以數(shù)字信號處理器（DSP）和現(xiàn)場可編程門陣列（FPGA）為核心的運(yùn)動(dòng)控制卡已成為運(yùn)動(dòng)控制器的發(fā)展主流。它可方便地以插卡形式嵌入PC機(jī)，將PC機(jī)強(qiáng)大的信息處理能力和開放式特點(diǎn)與運(yùn)動(dòng)控制卡的運(yùn)動(dòng)控制能力相結(jié)合，具有信息處理能力強(qiáng)、開放程度高、運(yùn)動(dòng)控制方便、通用性好的特點(diǎn)。因此，本文通過對運(yùn)動(dòng)控制技術(shù)的深入研究，開發(fā)了一款以DSP和FPGA為主控單元、基于PCI總線的運(yùn)動(dòng)控制卡。 首先，設(shè)計(jì)了運(yùn)動(dòng)控制卡硬件電路，對控制卡的DSP和FPGA外圍電路、PCI總線接口電路、模擬量輸出電路、編碼器信號采集電路、通用I/O接口電路等實(shí)現(xiàn)方法進(jìn)行了詳細(xì)討論。 為提高控制卡的硬件集成度和可靠性，通過對FPGA的編程設(shè)計(jì)，在FPGA中實(shí)現(xiàn)了PCI總線目標(biāo)設(shè)備接口控制器、雙端口RAM、DDA精插補(bǔ)電路、DAC接口電路、編碼器信號處理電路和數(shù)字I/O信號處理電路。 基于改進(jìn)的數(shù)字PID控制器和前饋控制，設(shè)計(jì)開發(fā)了運(yùn)動(dòng)控制卡的位置閉環(huán)伺服控制器，并整定了控制器參數(shù)，獲得良好的伺服控制特性。 最后，采用WinDriver開發(fā)了控制卡的驅(qū)動(dòng)程序，并詳細(xì)介紹了驅(qū)動(dòng)程序的開發(fā)流程。
標(biāo)簽： FPGA DSP 運(yùn)動(dòng)控制卡
上傳時(shí)間： 2013-08-01
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信息技術(shù)的不斷發(fā)展,對信息的安全提出了更高的要求.在應(yīng)用公鑰密碼體制的時(shí)候,對密鑰長度要求越來越大,處理的速度要求越來越快.而基于橢圓曲線離散對數(shù)問題的橢圓曲線密碼體制,因其每比特最大的安全性,受到了越來越廣泛的注意.橢圓曲線密碼體制(ECC:Elliptic Curve Cryptosystem)的快速實(shí)現(xiàn)也成為一個(gè)關(guān)注的方面.該文按照確定有限域、選取曲線參數(shù)、劃分結(jié)構(gòu)模塊、優(yōu)化模塊算法、實(shí)現(xiàn)模塊設(shè)計(jì),驗(yàn)證模塊功能的順序進(jìn)行書寫.為了硬件實(shí)現(xiàn)上的方便,設(shè)計(jì)選擇了含有Ⅱ型優(yōu)化正規(guī)基的伽略域GF(2191),并在該域上構(gòu)造了隨機(jī)的橢圓曲線.根據(jù)層次化、結(jié)構(gòu)化的設(shè)計(jì)思路,將橢圓曲線上的標(biāo)量乘法運(yùn)算劃分成兩個(gè)運(yùn)算層次:橢圓曲線上的運(yùn)算和有限域上的運(yùn)算.模塊劃分之后,利用自底向上的設(shè)計(jì)思路,主要針對有限域上的乘法運(yùn)算進(jìn)行了重要的改進(jìn),并對加法群中的標(biāo)量乘運(yùn)算的算法進(jìn)行了分析、證明,以達(dá)到面積優(yōu)化和快速執(zhí)行的效果.具體設(shè)計(jì)中,采用硬件描述語言Verilog HDL,在Mentor Graphics公司出品的FPGA Advantage平臺上進(jìn)行電路設(shè)計(jì).完成了各個(gè)模塊的設(shè)計(jì)輸入和仿真.設(shè)計(jì)選用了Altera公司的APEX Ⅱ系列器件,利用第一方軟件Quartus Ⅱ 2.2進(jìn)行綜合、布局、布線和時(shí)序仿真.文中給出了橢圓曲線上的點(diǎn)加、倍點(diǎn)和標(biāo)量乘法模塊的具體設(shè)計(jì)結(jié)構(gòu)框圖.并且根據(jù)橢圓曲線的標(biāo)量乘特點(diǎn),提出了合適的驗(yàn)證方案.該設(shè)計(jì)完成了橢圓曲線上的標(biāo)量乘法運(yùn)算.設(shè)計(jì)主要針對資源受限的應(yīng)用環(huán)境:改進(jìn)了有限域上的乘法運(yùn)算、使用了沒有預(yù)處理的標(biāo)量乘算法.改進(jìn)后的橢圓曲線標(biāo)量乘法需要2,741,998個(gè)邏輯單元,在100MHz的時(shí)鐘約束下,運(yùn)行一次標(biāo)量乘法運(yùn)算需要567.69us.該次設(shè)計(jì)的結(jié)果可以直接用來構(gòu)造橢圓曲線上的簽名、驗(yàn)證、密鑰交換等算法.
標(biāo)簽： FPGA 橢圓曲線 密碼體制 乘法運(yùn)算
上傳時(shí)間： 2013-05-24
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本文主要介紹了基于FPGA的無線信道盲均衡器的設(shè)計(jì)與實(shí)現(xiàn),在算法上選擇了比較成熟的DDLMS和CMA相結(jié)合的算法,結(jié)構(gòu)上采用四路正交FIR濾波器模型.在設(shè)計(jì)的過程中我們采取了用MATLAB進(jìn)行算法仿真,VerilogHDL語言進(jìn)行FPGA設(shè)計(jì)的策略.在硬件描述語言的設(shè)計(jì)流程中,信道盲均衡器運(yùn)用了Top-Down的模塊化設(shè)計(jì)方法,大大縮短了設(shè)計(jì)周期,提高了系統(tǒng)的穩(wěn)定性和可擴(kuò)展性.測試結(jié)果表明均衡器所有的性能指標(biāo)均達(dá)到預(yù)定目標(biāo),且工作性能良好,均衡效果較為理想,能夠滿足指標(biāo)要求.本課題所設(shè)計(jì)和實(shí)現(xiàn)的信道盲均衡器,為FPGA芯片設(shè)計(jì)技術(shù)做了有益的探索性嘗試,對今后無線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)運(yùn)用有著積極的借鑒意義.
上傳時(shí)間： 2013-05-28
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