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核密度估計(jì)

  • FPGA可促進嵌入式系統(tǒng)設(shè)計改善即時應(yīng)用性能

    FPGA可促進嵌入式系統(tǒng)設(shè)計改善即時應(yīng)用性能,臺灣人寫的,關(guān)于FPGA應(yīng)用的技術(shù)文章

    標(biāo)簽: FPGA 嵌入式 系統(tǒng) 性能

    上傳時間: 2013-08-20

    上傳用戶:liuwei6419

  • 用NiosII軟核配置FPGA的C語言源程序

    用NiosII軟核配置FPGA的C語言源程序,比較經(jīng)典,我用一年了,時序不需更改

    標(biāo)簽: NiosII FPGA C語言 軟核

    上傳時間: 2013-08-21

    上傳用戶:qq521

  • 基于FPGA的UARTIP核設(shè)計與實現(xiàn) pdf

    基于FPGA的UARTIP核設(shè)計與實現(xiàn).pdf

    標(biāo)簽: UARTIP FPGA

    上傳時間: 2013-08-22

    上傳用戶:kaje

  • 使用CPLD仿真8088核,內(nèi)有源程序和說明

    使用CPLD仿真8088核,內(nèi)有源程序和說明,可以參考

    標(biāo)簽: CPLD 8088 仿真 有源

    上傳時間: 2013-08-22

    上傳用戶:eclipse

  • arm9_fpga2_verilog是一個可以綜合的用verilog寫的arm9的ip軟核

    arm9_fpga2_verilog是一個可以綜合的用verilog寫的arm9的ip軟核,對學(xué)習(xí)arm和FPGA開發(fā)有幫助。

    標(biāo)簽: verilog fpga arm9 arm

    上傳時間: 2013-08-23

    上傳用戶:xlcky

  • xilinx ise 7.1下 實現(xiàn)sparten3 basys板上基于8086FPGA軟核的吃豆子游戲

    xilinx ise 7.1下 實現(xiàn)sparten3 basys板上基于8086FPGA軟核的吃豆子游戲

    標(biāo)簽: sparten3 xilinx basys 8086

    上傳時間: 2013-08-23

    上傳用戶:417313137

  • FPGA的一些常識及含IP核的VHDL設(shè)計源代碼

    關(guān)于FPGA的一些常識及含IP核的VHDL設(shè)計源代碼。

    標(biāo)簽: FPGA VHDL 常識 IP核

    上傳時間: 2013-09-03

    上傳用戶:tsfh

  • pcb layout design(臺灣硬件工程師15年經(jīng)驗

    PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計之零件腳PAD,不管是否鑽孔、電鍍。5. BOTTOM PAD:在銲錫面上所設(shè)計之零件腳PAD,不管是否鑽孔、電鍍。6. POSITIVE LAYER:單、雙層板之各層線路;多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER:通常指多層板之電源層。8. INNER PAD:多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD:多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍,不與零件腳相接。10. THERMAL PAD:多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD,一般稱為散熱孔或?qū)住?1. PAD (銲墊):除了SMD PAD 外,其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點),其原則如下:1. 一般測試點大小均為30-35mil,元件分布較密時,測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil,一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上,避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設(shè)置處:Setup􀃆pads􀃆stacks

    標(biāo)簽: layout design pcb 硬件工程師

    上傳時間: 2013-10-22

    上傳用戶:pei5

  • 反激式開關(guān)電源設(shè)計的思考三(磁芯的選取)

    在DCM狀態(tài)下選擇:Uin-電源輸入直流電壓Uinmin-電源輸入直流電壓最小值D-占空比Np-初級繞組匝數(shù)Lp-初級繞組電感量Ae-磁芯有效面積Ip-初級峰值電流f-開關(guān)頻率Ton-開關(guān)管導(dǎo)通時間I-初級繞組電流有效值η-開關(guān)電源效率J-電流密度

    標(biāo)簽: 反激式開關(guān) 電源設(shè)計 磁芯

    上傳時間: 2013-12-16

    上傳用戶:我們的船長

  • 基于Avalon總線的8051MCU IP核的設(shè)計

    設(shè)計了一款基于Avalon總線的8051MCU IP核。它支持MCS-51指令集,優(yōu)化內(nèi)部的結(jié)構(gòu),通過采用流水線技術(shù)、指令映射技術(shù)、指令預(yù)取技術(shù)、微代碼技術(shù)等極大的提高了IP核的工作速度,使IP核在100MHz時鐘下,能夠單周期執(zhí)行一條指令。本設(shè)計使用Modelsim軟件完成了功能仿真和時序仿真,并在以Altera 公司的Cyclone II FPGA芯片為核心的DE2開發(fā)板上完成了硬件驗證。

    標(biāo)簽: Avalon 8051 MCU 總線

    上傳時間: 2013-11-02

    上傳用戶:gundan

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